有线通信论文提纲

论文题目：高速串行链路接收机均衡技术研究

摘要：近几年来,随着人工智能、大数据、云计算、自动驾驶等技术的兴起,人们用大数据去训练机器学习算法模型,从而给各种工业产品（汽车,家电等等）赋予人工智能。同时,物联网、AR/VR、直播等网络应用的兴起,也使得用户每天产生的数据爆炸式增长。这些应用对计算速度和数据传输的要求越来越高,因此提高分布式计算网络和多核系统的数据传输速率,成为了提高整个社会智能化水平的关键瓶颈。但是因为芯片封装和印制电路版上的接口数量有限,所以串行通信接口SerDes技术受到学术界和产业界的广泛关注。根据香浓定理可知信道传输速率的提升必然对带宽提出要求,而一般的背板传输信道在传输超过10 Gb/s的信号时,甚至可能会在奈奎斯特频率处产生大于30dB的衰减。恶劣的带限信道带来严重的码间串扰,为高速SerDes系统的设计带来新的挑战,所以在信号链路中引入均衡模块成为不可避免的选择。本文将首先介绍SerDes系统的结构组成和评价指标,并对抖动和误码率的关系进行推导,用于后续评估本文工作的性能。然后同时从频域和时域分析了产生码间串扰的原因,以及均衡电路的原理与必要性,并且对连续时间均衡器、离散时间均衡器的工作原理以及电路拓扑结构进行分析。最后本文将着重介绍本工作设计的一款传输速率为16 Gb/s的接收机系统,其中有包括三级连续时间线性均衡器（CTLE）的模拟前端、半速率架构的判决器和优化时序的判决反馈均衡器（DFE）,以及高速解串器、电流电压偏置电路和数字校准单元。本工作采用22nm FD-SOI工艺进行验证,后仿结果表明本文提出的均衡电路结构可以在0.8V电压下可靠传输16 Gb/s的数据,最大可支持的信道衰减为18dB,并且核心均衡电路可以达到2.2mW/Gb/s的功耗效率。

关键词：高速串行接口;均衡;有线通信;接收机

学科专业：集成电路工程

摘要

abstract

主要符号对照表

第一章 绪论

1.1 课题背景及意义

1.2 国内外研究现状

1.3 论文组织结构

第二章 SerDes技术与均衡理论

2.1 SerDes系统组成

2.1.1 模拟前端

2.1.2 串行解串器

2.1.3 时钟系统

2.2 信道传输模型与均衡理论

2.2.1 电传输介质的低通特性

2.2.2 脉冲响应模型与码间串扰

2.2.3 Nyquist准则与信号调制特性

2.3 SerDes系统评价指标

2.3.1 误码率与眼图

2.3.2 抖动的分类

2.3.3 抖动与误码率的关系

2.4 本章小结

第三章 均衡器电路分析

3.1 连续时间均衡器

3.1.1 无源均衡电路

3.1.2 有源均衡电路

3.2 离散时间均衡器

3.2.1 前馈均衡器

3.2.2 判决反馈均衡器

3.3 均衡器系数选取算法

3.3.1 迫零均衡算法

3.3.2 最小均方误差算法

3.4 本章小结

第四章 16 Gb/s半速率架构接收机设计

4.1 半速率接收机整体架构

4.2 高速判决器设计

4.2.1 高速判决器结构

4.2.2 采样阶段分析

4.2.3 再生阶段分析

4.2.4 判决器噪声分析

4.2.5 接收机灵敏度分析

4.2.6 接收机自动失调校准

4.2.7 判决器仿真结果

4.3 半速率DFE与判决器联合设计

4.3.1 多抽头DFE设计挑战

4.3.2 优化时序的DFE tap1 与判决器联合设计

4.3.3 半速率电流型共源共栅DFE加法器时序分析

4.3.4 DFE仿真结果

4.4 接收机模拟前端设计

4.4.1 三级CTLE设计

4.4.2 自动校准输入匹配网络

4.4.3 模拟前端仿真结果

4.5 高速电路版图技巧

4.5.1 高速信号链路信号流

4.5.2 高速判决器版图技巧

4.5.3 CTLE版图技巧

4.6 实验结果

4.7 本章小结

第五章 总结与展望

参考文献

致谢