数字电路综合设计教案

数字电路综合设计教案（通用6篇）

篇1：数字电路综合设计教案

中规模通用集成电路及其应用

教学内容：本节内容是针对上节组合逻辑电路分析的推广，主要介绍采用中、大规模集成电路组成数字系统的方法以及应用。包括使用最广泛的中规模组合逻辑集成电路有二进制并行加法器、译码器、编码器、多路选择器和多路分配器等。

教学重点：加法器和译码器的功能，设计应用的方法和技巧。教学难点：并行和串行集成电路的设计思想。

教学方法：课堂教学为主，辅以恰当的实验。紧密结合前面所学的基础内容，用丰富详尽的例题，让学生充分理解集成芯片设计方法，并通过课堂练习掌握学生学习情况。课后配套实验，让学生透彻理解课堂所学。

教学要求：了解集成电路的分类，重点掌握加法器和译码器的设计，以及其应用方法。

7.1常用中规模组合逻辑电路

教学内容：（1）熟悉常用中规模通用集成电路的逻辑符号、基本逻辑功能、外部特性和使用方法。（2）常用中规模通用集成电路作为基本部件，恰当地、灵活地、充分地利用它们完成各种逻辑电路的设计，有

效地实现各种逻辑功能。

教学重点：二进制并行加法器和译码器。

教学难点：二进制并行加法器和译码器功能、结构、外部特性及应用。

教学方法：课堂教学为主，通过提问和练习掌握中规模通用集成电路功能和应用。

采用中、大规模集成电路组成数字系统具有体积小、功耗低、可靠性高等优点，且易于设计、调试和维护。

使用最广泛的中规模组合逻辑集成电路有：

★ 二进制并行加法器

★ 译码器 ★ 编码器

★ 多路选择器 ★ 多路分配器等

7.1.1二进制并行加法器

一．定义

二进制并行加法器:是一种能并行产生两个二进制数算术和的组合逻辑部件.二．分类及典型产品 按其进位方式的不同，可分为串行进位二进制并行加法器和超前进位二进制并行加法器两种类型。

1.串行进位二进制并行加法器：由全加器级联构成，高位的进位依赖于低位的进位。典型芯片有四位二进制并行加法器T692。四位二进制并行加法器T692的结构框图如图7.1所示。

图7.1 T692的结构框图

串行进位二进制并行加法器的特点是：被加数和加数的各位能同时并行到达各位的输入端，而各位全加器的进位输入则是按照由低位向高位逐级串行传递的，各进位形成一个进位链。由于每一位相加的和都与本位进位输入有关，所以，最高位必须等到各低位全部相加完成并送来进位信号之后才能产生运算结果。显然，这种加法器运算速度较慢，而且位数越多，速度就越低。

为了提高加法器的运算速度，必须设法减小或去除由于进位信号逐级传送所花的时间，使各位的进位直接由加数和被加数来决定，而不需依赖低位进位。根据这一思想设计的加法器称为超前进位(又称先行进位)二进制并行加法器。

2．超前进位二进制并行加法器：由逻辑电路根据输入信号同时形成各位向高位的进位，又称为先行进位二进制并行加法器或者并行进位二进制并行加法器。典型芯片有四位二进制并行加法器74LS283。

四位二进制并行加法器74LS283构成思想如下：

第i位全加器的进位输出函数表达式为

Ci = AiBi+(Ai+Bi)Ci-1

令 Ai+Bi→Pi（进位传递函数）

AiBi→Gi（进位产生函数）

则有 Ci=PiCi-1+Gi 于是，当i=1、2、3、4时，可得到4位并行加法器各位的进位输出函数表达式为

C1=P1C0+G1

C2=P2C1+G2=P2P1C0+P2G1+GC3=P3C2+G3=P3P2P1C0+P3P2G1+P3G2+G3

C4=P4C3+G4=P4P3P2P1C0+P4P3P2G1+P4P3G2+P4G3+G4

由于C1～C4是Pi、Gi和C0的函数，而Pi、Gi又是 Ai、Bi的函数，所以，在输入Ai、Bi和C0之后，可以同时产生C1～C4。通常将根据Pi、Gi和C0形成C1～C4的逻辑电路称为先行进位发生器。采用先行进位发生器的并行加法器称为超前进位二进制并行加法器。

三．四位二进制并加法器的外部特性和逻辑符号 1.外部特性

74LS283、4008芯片的管脚排列图如图7.2(a)所示。图中，VCC B2 A2 S2 B3 A3 S3 C3 16 15 14 13 12 11 10 974LS283 1 2 3 4 5 6 7 8S1 B1 A1 S0 B0 A0 C0-1 GNDTTL加法器74LS283引脚图VDDB3C3 S3 S2 S1 S0 C0-1 16 15 14 13 12 11 10 94008 1 2 3 4 5 6 7 8A3 B2 A2 B1 A1 B0 A0 VSSCMOS加法器4008引脚图图7.2 74LS283，4008的管脚排列图和逻辑符号 A4、A3、A2、A1----------二进制被加数； B4、B3、B2、B1----------二进制加数； F4、F3、F2、F1----------相加产生的和数；

C0----来自低位的进位输入；FC4----向高位的进位输出。2．逻辑符号

四位二进制并行加法器逻辑符号如图7.2所示。

四．应用举例

二进制并行加法器除实现二进制加法运算外，还可实现代码转换、二进制减法运算、二进制乘法运算、十进制加法运算等功能。下面举例说明。

例1 用4位二进制并行加法器设计一个将8421码转换成余3码的代码转换电路。例2 用4位二进制并行加法器设计一个4位二进制并行加法/减法器。

例3 用一个4位二进制并行加法器和六个与门设计一个乘法器，实现A×B,其中A=a3a2a1,B= b2b1.例4 用4位二进制并行加法器设计一个用余3码表示的1位十进制数加法器。

7.1.2译码器和编码器

译码器(Decoder)和编码器(Encoder)是数字系统中广泛使用的多输入多输出组合逻辑部件。

一.译码器

译码器的功能是对具有特定含义的输入代码进行“翻译”，将其转换成相应的输出信号。

译码器的种类很多，常见的有二进制译码器、二-十进制译码器和数字显示译码器。

1．二进制译码器

(1)定义

二进制译码器:能将n个输入变量变换成2个输出函数，且输出函数与输入变量构成的最小项具有对应关系

n的一种多输出组合逻辑电路。

(2)特点

● 二进制译码器一般具有n个输入端、2个输出端和一个(或多个)使能输入端。

● 在使能输入端为有效电平时，对应每一组输入代码，仅一个输出端为有效电平，其余输出端为无效电平(与有效电平相反)。

● 有效电平可以是高电平(称为高电平译码)，也可以是低电平(称为低电平译码)。

(3)典型芯片

常见的MSI二进制译码器有2-4线(2输入4输出)译码器、3-8线(3输入8输出)译码器和4-16线(4输入16输出)译码器等。书P231所示分别是74LS138型3-8线译码器的管脚排列图和逻辑符号。

n2.二-十进制译码器

二-十进制译码器的功能:将4位BCD码的10组代码翻译成10个十进制数字符号对应的输出信号。

例如，常用芯片T331是一个将8421码转换成十进制数字的译码器，其输入A3～A0为8421码，输出Y0～Y9分别代表十进制数字0～9。该译码器的输出为低电平有效。其次，对于8421码中不允许出现的6个非法码(1010～1111)，译码器输出端Y0～Y9均无低电平信号产生，即译码器对这6个非法码拒绝翻译。这种译码器的优点是当输入端出现非法码时，电路不会产生错误译码。（该译码器的逻辑电路图和真值表见教材中有关部分）

3.数字显示译码器

数字显示译码器是不同于上述译码器的另一种译码器。在数字系统中，通常需要将数字量直观地显示出来，一方面供人们直接读取处理结果，另一方面用以监视数字系统工作情况。因此，数字显示电路是许多数字设备不可缺少的部分。

数字显示译码器是驱动显示器件(如荧光数码管、液晶数码管等)的核心部件，它可以将输入代码转换成相应数字，并在数码管上显示出来。

常用的数码管由七段或八段构成字形，与其相对应的有七段数字显示译码器和八段数字显示译码器。例如，中规模集成电路74LS47，是一种常用的七段显示译码器，该电路的输出为低电平有效，即输出为0时，对应字段点亮；输出为1时对应字段熄灭。该译码器能够驱动七段显示器显示0～15共16个数字的字形。输入A3、A2、A1和A0接收4位二进制码，输出Qa、Qb、Qc、Qd、Qe、Qf和Qg分别驱动七段显示器的a、b、c、d、e、f和g段。（74LS47逻辑图和真值表可参见教材中有关部分。）

七段译码显示原理图如图7.8(a)所示，图7.8(b)给出了七段显示笔画与0～15共16个数字的对应关系。

图7.8 七段译码显示原理及笔画与数字关系

4．译码器应用举例

译码器在数字系统中的应用非常广泛，它的典型用途是实现存储器的地址译码、控制器中的指令译码、代码翻译、显示译码等。除此之外，还可用译码器实现各种组合逻辑功能。下面 举例说明在逻辑设计中的应用。 例1 用3-8线译码器T4138和适当的与非门实现全减器的功能。例2 用译码器和与非门实现逻辑函数  F(A,B,C,D)=∑m(2,4,6,8,10,12,14) 

二.编码器

编码器的功能恰好与译码器相反，它是对输入信号按一定规律进行编排，使每组输出代码具有其特定的含义。

编码器按照被编信号的不同特点和要求，有各种不同的类型，最常见的有二-十进制编码器(又称十进制-BCD码编码器)和优先编码器。

1.二-十进制编码器

(1)功能：将十进制数字0～9分别编码成4位BCD码。

(2)结构框图

这种编码器由10个输入端代表10个不同数字，4个输出端代表相应BCD代码。结构框图如图7.11所示。

图7.11 编码器结构框图

注意：二-十进制编码器的输入信号是互斥的，即任何时候只允许一个输入端为有效信号。

最常见的有8421码编码器，例如，按键式8421码编码器（详见教材中有关内容）。

2.优先编码器

(1)功能：识别输入信号的优先级别，选中优先级别最高的一个进行编码,实现优先权管理。

优先编码器是数字系统中实现优先权管理的一个重要逻辑部件。它与上述二-十进制编码器的最大区别是，优先编码器的各个输入不是互斥的，它允许多个输入端同时为有效信号。优先编码器的每个输入具有不同的优先级别，当多个输入信号有效时，它能识别输入信号的优先级别，并对其中优先级别最高的一个进行编码，产生相应的输出代码。

(2)典型芯片

书P238所示为常见MSI优先编码器74LS148的管脚排列图和逻辑符号。书P23874LS148

真值表。

3.应用举例

例 用优先编码器74LS148设计一个能裁决16级不同中断请求的中断优先编码器。

7.1.3多路选择器和多路分配器

多路选择器和多路分配器是数字系统中常用的中规模集成电路。其基本功能是完成对多路数据的选择与分配、在公共传输线上实现多路数据的分时传送。此外，还可完成数据的并-串转换、序列信号产生等多种逻辑功能以及实现各种逻辑函数功能。因而，属于通用中规模集成电路。

一.多路选择器

多路选择器(Multiplexer)又称数据选择器或多路开关，常用MUX表示。它是一种多路输入、单路输出的组合逻辑电路。

1.逻辑特性

(1)逻辑功能：从多路输入中选中某一路送至输出端，输出对输入的选择受选择控制量控制。通常，对于一个具有2路输入和一路输出的多路选择器有n个选择控制变量，控制变量的每种取值组合对应选中一路输入送至输出。

(2)构成思想: 多路选择器的构成思想相当于一个单刀多掷开关，即 n

2.典型芯片

常见的MSI多路选择器有4路选择器、8路选择器和16路选择器。

(1)四路数据选择器74153的管脚排列图和逻辑符号

书P240(2)四路数据选择器74153的功能表

四路数据选择器的功能表书P240。

(3)四路数据选择器74153的输出函数表达式

由功能表可知,当A1A0=00时,W=D0；当A1A0 =01时,W=D1；当A1A0 =10时,W=D2；当A1A0 =11时,W=D3。即在A1A0的控制下,依次选中D0～D3端的信息送至输出端。其输出表达式为

式中，mi为选择变量A1、A0组成的最小项，Di为i端的输入数据，取值等于0或1。 类似地，可以写出2路选择器的输出表达式 n

式中，mi为选择控制变量An-1，An-2，…，A1，A0组成的最小项；Di为2n路输入中的第i路数据输入，取值0或1。

3．应用举例

多路选择器除完成对多路数据进行选择的基本功能外，在逻辑设计中主要用来实现各种逻辑函数功能。

(1)用具有n个选择控制变量的多路选择器实现n个变量函数

一般方法：将函数的n个变量依次连接到MUX的n个选择变量端，并将函数表示成最小项之和的形式。若函数表达式中包含最小项mi，则相应MUX的Di接1，否则Di接0。

例1 用多路选择器实现如下逻辑函数的功能  F(A,B,C)=∑m(2,3,5,6)

(2)用具有n个选择控制变量的多路选择器实现n+1个变量的函数

一般方法:从函数的n+1个变量中任n个作为MUX选择控制变量,并根据所选定的选择控制变量将函数变换成如下形式：

以确定各数据输入Di。假定剩余变量为X，则Di的取值只可能是0、1或X,X四者之一。例2 假定采用4路数据选择器实现逻辑函数

F(A,B,C)=∑m(2,3,5,6) 上述两种方法表明：用具有n个选择控制变量的MUX实现n个变量的函数或n+1个变量的函数时，不需要任何辅助电路，可由MUX直接实现。

(3)用具有n个选择控制变量的多路选择器实现n+1个以上变量的函数

当函数的变量数比MUX的选择控制变量数多两个以上时，一般需要加适当的逻辑门辅助实现。在确定各数据输入时，通常借助卡诺图。

例3 用4路选择器实现如下4变量逻辑函数的功能  F(A,B,C,D)=∑m(1,2,4,9, 10,11,12,14,15)

例4 用一片T580双4路选择器实现4变量多输出函数。函数表达式为

F1(A,B,C,D)=∑m(0,1,5,7,10,13,15)

F2(A,B,C,D)=∑m(8,10,12,13,15) 

二.多路分配器

多路分配器(Demultiplexer)又称数据分配器，常用DEMUX表示。多路分配器的结构与多路选择器正好相反，它是一种单输入、多输出组合逻辑部件，由选择控制变量决定输入从哪一路输出。书P245为4路分配器的逻辑符号和功能表。

多路分配器常与多路选择器联用，以实现多通道数据分时传送。通常在发送端由MUX将各路数据分时送上公共传输线(总线)，接收端再由DEMUX将公共线上的数据适时分配到相应的输出端。图7.21所示是利用一根数据传输线分时传送8路数据的示意图，在公共选择控制变量 ABC的控制下，实现Di-fi的传送(i=0～7)。

图7.21 8路数据传输示意图

以上对几种最常用的MSI组合逻辑电路进行了介绍，在逻辑设计时可以灵活使用这些电路实现各种逻辑功能。

例5 用8路选择器和3-8线译码器构造一个3位二进制数等值比较器。

解 设比较的两个3位二进制数分别为ABC和XYZ，将译码器和多路选择器按图 7.22所示进行连接，即可实现ABC和XYZ的等值比较。

图7.22 比较器逻辑电路图

从图7.22可知，若ABC=XYZ，则多路选择器的输出F=0，否则F=1。例如，当ABC=010时，译码器输出Y2=0，其余均为1。若多路选择器选择控制变量XYZ=ABC=010，则选通D2送至输出端F，由于D2=Y2=0,故F=0；若XYZ≠010，则多路选择器会选择D2之外的其他数据输入送至输出端F，由于与其余数据输入端相连的译码器输出均为1，故F为1。

用类似方法，采用合适的译码器和多路选择器可构成多位二进制数比较器。

3触发器

教学内容：本章开始进入时序电路分析设计，对于时序电路最基本元器件触发器要掌握常用的RS触发器、JK触发器、D触发器、以及钟控和边沿RS触发器、JK触发器、D触发器的功能、触发方式、外部工作特性。

教学重点：各种触发器的触发方式和功能。教学难点：触发器构成方式。

教学方法：课堂教学为主，辅以恰当的实验。紧密结合前面所学的基础内容，用丰富详尽的例题，让学生充分理解集成芯片设计方法，并通过课堂练习掌握学生学习情况。课后配套实验，让学生透彻理解课堂所学。

教学要求：重点掌握触发器的工作原理，掌握各种触发器的触发方式和功能以及应用场合的不同，了解触发器的外部工作特性。

3.4触

发

器

触发器是一种具有记忆功能的电子器件。它具有如下特点：

 ☆ 有两个互补的输出端Q和Q；

☆ 有两个稳定状态。通常将Q=1和Q=0称为“1”状态，而把Q=0和Q=1称为“0” 状态。当输入信号不发生变化时，触发器状态稳定不变；

☆ 在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。通常把输入信号作用之前的状态称为现态,记作Qn 和Qn，而把输入信号作用后的状态称为触发器的次态,记作Q(n+1)和Q(n+1)。

为了简单起见，现态一般省略的上标n，就用Q 和Q 表示。显然，次态是现态和输入的函数。

触发器是存储一位二进制信息的理想器件。集成触发器的种类很多，分类方法也各不相同，但其结构都是由逻辑门加上适当的反馈线耦合而成。

下面从实际应用出发，介绍几种最常用的集成触发器，重点掌握它们的外部工作特性。

3.4.1基本R-S触发器

基本R-S触发器是直接复位置位触发器的简称，由于它是构成各种功能触发器的基本部件，故称为基本R-S触发器。

一.用与非门构成的基本R-S触发器

1.组成

由两个与非门交叉耦合构成，其逻辑图和逻辑符号分别见书P95。

图中，Q和Q为触发器的两个互补输出端；R和S为触发器的两个输入端，R称为置0端或者复位端，S称为置1端或置位端；

在逻辑符号输入端加的小圆圈表示低电平或负脉冲有效，即仅当低电平或负脉冲作用于输入端时，触发器状态才能发生变化(常称为翻转)，有时称这种情况为低电平或负脉冲触发。

2． 工作原理

（1）若R=1,S=1，则触发器保持原来状态不变。

（2）若R=1,S=0,则触发器置为1状态。

（3）若R=0,S=1,则触发器置为0状态。（4）不允许出现R=0,S=0。

3．逻辑功能及其描述

由与非门构成的R-S触发器的逻辑功能如表3.5所示。表中“d”表示触发器次态不确定。

表3.5 基本R-S触发器功能表

R S 0 0 0 1 1 0 1 1

Q(n+1)d 0 1 Q

功能说明 不定 置0 置1 不变 触发器的次态方程： Q(n+1)= S + R·Q 因为R、S不允许同时为0，所以输入必须满足约束条件： R+S=1(约束方程)

3.4.2几种常用的时钟控制触发器

实际应用中，往往要求触发器按一定的时间节拍动作，即让触发器状态的变化由时钟脉冲和输入信号共同决定。因此，在触发器的输入端增加了时钟控制信号，这类触发器由时钟脉冲确定状态转换的时刻(何时转换)，由输入信号确定触发器状态转换的方向(如何转换)。这种具有时钟脉冲控制的触发器称为“时钟控制触发器”或者“定时触发器”。

下面介绍四种最常用的时钟控制触发器。

一.时钟控制R-S触发器

时钟控制R-S触发器的逻辑图如图P100所示。

1．组成

它由四个与非门构成。其中，与非门G1、G2构成基本R-S触发器；与非门G3、G4组成控制电路，通常称为控制门。

2．工作原理

（1）无时钟脉冲作用（即时钟控制端C为0）时：控制门G3、G4被封锁。此时，不管R、S端的输入为何值，两个控制门的输出均为1，触发器状态保持不变。

（2）有时钟脉冲作用（即时钟控制端C为1）时: 控制门G3、G4被打开，这时输入端R、S的值可以通过控制门作用于上面的基本R-S触发器。具体如下：

    当R=0,S=0时，控制门G3、G4的输出均为1，触发器状态保持不变；

当R=0,S=1时，控制门G3、G4的输出分别为1和0，触发器状态置成1状态；

当R=1,S=0时，控制门G3、G4的输出分别为0和1，触发器状态置成0状态；

当R=1，S=1时，控制门G3、G4的输出均为0，触发器状态不确定（不允许）。

由此可见，这种触发器的工作过程是由时钟信号C和输入信号R、S共同作用的；时钟C控制转换时间，输入R和S确定转换后的状态。因此，它被称作时钟控制R-S触发器，其逻辑符号如图3.32(b)所示。

时钟控制R-S触发器的功能表、次态方程和约束条件与由或非门构成的R-S触发器相同。

在时钟控制触发器中，时钟信号C是一种固定的时间基准，通常不作为输入信号列入表中。对触发器功能进行描述时，均只考虑时钟作用(C=1)时的情况。

注意！时钟控制R-S触发器虽然解决了对触发器工作进行定时控制的问题，而且具有结构简单等优点，但依然存在如下两点不足：

  输入信号不能同时为1，即R、S不能同时为1；

可能出现“空翻”现象。

所谓“空翻”是指在同一个时钟脉冲作用期间触发器状态发生两次或两次以上变化的现象。引起空翻的原因是在时钟脉冲作用期间，输入信号依然直接控制着触发器状态的变化。具体说，当时钟C为1时，如果输入信号R、S发生变化，则触发器状态会跟着变化，从而使得一个时钟脉冲作用期间引起多次翻转。“空翻”将造成状态的不确定和系统工作的混乱，这是不允许的。因此，时钟控制R-S触发器要求在时钟脉冲作用期间输入信号保持不变。

由于时钟控制R-S触发器的上述缺点，使它的应用受到很大限制。一般只用它作为数码寄存器而不宜用来构成具有移位和计数功能的逻辑部件。

二.D

为了解决时钟控制R-S触发器在输入端R、S同时为1时状态不确定的问题，通常对时钟控制R-S触发器的触发器

控制电路稍加修改，使之变成如图3.33(a)所示的形式，这样便形成了只有一个输入端的D触发器。其逻辑符号如图P102所示。

修改后的控制电路除了实现对触发器工作的定时控制外，另外一个作用是在时钟脉冲作用期间(C=1时)，将输入信号D转换成一对互补信号送至基本R-S触发器的两个输入端，使基本R-S触发器的两个输入信号只可能是01或者10两种组合，从而消除了状态不确定现象，解决了对输入的约束问题。

工作原理如下：

  当无时钟脉冲作用时，即C=0时，控制电路被封锁，无论输入D为何值，与非门G3、G4输出均为1，触发器状态保持不变。

当时钟脉冲作用时，即使C=1时，若D=0，则门G4输出为1，门G3输出为0，触发器状态被置0；若D=1，则门G4输出为0，门G3输出为1，触发器状态被置1。

由此可见，在时钟作用时，D触发器状态的变化仅取决于输入信号D，而与现态无关。其次态方程为

Q(n+1)= D

D触发器的逻辑功能可用表3.7所示的功能表描述。

表3.7 D触发器功能表

D 0 1

Q(n+1)0 1

上述D触发器在时钟作用期间要求输入信号D不能发生变化，即依然存在“空翻”现象。工作波形如下：

为了进一步解决“空翻”问题，实际中广泛使用的集成D触发器通常采用维持阻塞结构，称为维持阻塞D触发器。典型维持阻塞D触发器的逻辑图和逻辑符号分别如图3.34(a)和(b)所示。图中的D输入端称为数据输入端；RD和SD分别称为直接置“0”端和直接置“1” 端。它们均为低电平有效，即在不作直接置“0”和置“1”操作时，保持为高电平。

图3.34 维持阻塞D触发器

该触发器在时钟脉冲没有到来(C=0)时，无论D端状态怎样变化，都保持原有状态不变；当时钟脉冲到来(C=1)时，触发器在时钟脉冲的上升边沿将D输入端的数据可靠地置入；在上升沿过后的时钟脉冲期间，D的值可以随意改变，触发器的状态始终以时钟脉冲上升沿时所采样的值为准。由于利用了脉冲的边沿作用和维持阻塞作用，从而有效地防止了“空翻”现象。

工作波形如下：

例如，若输入D=1，在时钟脉冲的上升沿，把“1”送入触发器，使Q=1,Q=0。在触发器进入“1”状态后，由于置1维持线和置0阻塞线的低电平0的作用，即使输入端D由1变为0，触发器的“1”状态也不会改变；同理，若D=0，时钟脉冲的上升沿将使触发器的状态变为Q=0,Q=1。由于置0维持线和置1阻塞线为低电平0，所以，即使输入端D由0变为1，触发器的状态也维持0态不变。可见，该电路保证了触发器的状态在时钟脉冲作用期间只变化一次。

维持阻塞D触发器的逻辑功能与前述D触发器的逻辑功能完全相同。实际中使用的维持阻塞D触发器有时具有几个D输入端，此时，各输入之间是相“与”的关系。例如，当有三个输入端D1、D2和D3时，其次态方程是 : Q(n+1)= D1·D2·D3

由于维持阻塞D触发器的不存在对输入的约束问题，克服了空翻现象，抗干扰能力强。因此可用来实现寄存、计数、移位等功能。其主要缺点是逻辑功能比较简单。

三.J-K

为了既解决时钟控制R-S触发器对输入信号的约束问题，又能使触发器保持有两个输入端的作用，可将时钟触发器

控制R-S触发器改进成如图3.35(a)所示的形式。即增加两条反馈线，将触发器的输出Q和Q 交叉反馈到两个控制门的输入端，利用触发器两个输出端信号始终互补的特点，有效地解决了在时钟脉冲作用期间两个输入同时为1将导致触发器状态不确定的问题。修改后，把原来的输入端S改成J，R改成K，称为J-K触发器。其逻辑符号P103所示。

工作原理如下：

（1）在时钟脉冲未到来(C=0)时，无论输入端J和K怎样变化，控制门G3、G4的输出均为1.触发器保持原来状态不变。

（2）在时钟脉冲作用(C=1)时，可分为4种情况。

归纳起来，J-K触发器的功能表如表3.8所示。

表3.8 J-K触发器功能表

J K 0 0 0 1 1 0 1 1

其次态方程为 ： Q

上述J-K触发器结构简单，且具有较强的逻辑功能，但依然存在“空翻”现象。为了进一步解决“空翻”(n+1)

Q(n+1)Q 0 1 Q

功能说明 不变 置0 置1 翻转

= J·Q + K·Q

问题，实际中广泛采用主从J-K触发器。主从J-K触发器的逻辑电路图及逻辑符号如图3.36（a）、（b）所示。

图3.36 主从J-K触发器

主从J-K触发器由上、下两个时钟控制R-S触发器组成，分别称为从触发器和主触发器。主触发器的输出是从触发器的输入，而从触发器的输出又反馈到主触发器的输入。主、从两个触发器的时钟脉冲是反相的。图中的RD和SD分别为直接置0端和直接置1端。逻辑符号中时钟端的小圆圈表示触发器状态的改变是在时钟脉冲的后沿(下降沿)产生的。

工作原理如下：

● 当时钟脉冲未到来时，主触发器被封锁，从触发器状态由主触发器状态决定，两者状态相同；

● 当时钟脉冲到来时，在时钟脉冲的前沿(上升沿)接收输入信号并暂存到主触发器中，此时从触发器被封锁，保持原状态不变。在时钟脉冲的后沿(下降沿)，主触发器状态传送到从触发器，使从触发器输出(即整个触发器输出)变到新的状态，而此时主触发器本身被封锁，不受输入信号变化的影响。即该触发器是“前沿采样，后沿定局”。由于整个触发器的状态更新是在时钟脉冲的后沿发生的，因此解决了“空翻”的问题。

与前面所述J-K触发器相比，主从J-K触发器仅进行了性能上的改进，而逻辑功能完全相同。由于该触发器具有输入信号J和K无约束、无空翻、功能较全等优点，因此，使用方便，应用广泛。

四.T触发器

T触发器又称为计数触发器。如果把J-K触发器的两个输入端J和K连接起来，并把连接在一起的输入端用符号T表示，就构成了T触发器。相应的逻辑图和逻辑符号分别如图3.37(a)和(b)所示。

图3.37 T触发器

T触发器的逻辑功能可直接由J-K触发器的次态方程导出。J-K触发器的次态方程为

Q(n+1)= J·Q + K·Q

将该方程中的J和K均用T代替后，即可得到T触发器的次态方程：

Q(n+1)= T·Q + T·Q

根据次态方程，可列出T触发器的功能表如表3.9所示。

表3.9 T触发器功能表

T 0 1

Q(n+1)Q Q

功能说明 不变 翻转 由功能表可知，当T=1时，只要有时钟脉冲到来，触发器状态就翻转，或由1变为0或由0变为1，相当于一位二进制计数器；当T=0时，即使有时钟脉冲作用，触发器状态也保持不变。

图3.37所示的T触发器也存在“空翻”现象，实际数字电路中使用的集成T触发器通常采用主从式结构，或者增加维持阻塞功能。集成T触发器的逻辑符号分别如图3.38(a)、(b)所示，它们除了在性能方面的改进外，逻辑功能与上述T触发器完全相同。

篇2：数字电路综合设计教案

数字电路基础

【课题】

7.1 概述

【教学目的】

1.让学生了解数字电子技术对于认知数码世界的重要现实意义，培养学生学习该科目的浓厚兴趣。

2.明确该科目的学习重点和学习方法。【教学重点】

1.电信号的种类和各自的特点。2.数字信号的表示方法。

3.脉冲波形主要参数的含义及常见脉冲波形。4.数字电路的特点和优越性。【教学难点】

数字信号在日常生活中的应用。【教学方法】

讲授法，讨论法 【参考教学课时】

1课时 【教学过程】

一、新授内容

7.1.1 数字信号与模拟信号

1.模拟信号：在时间和数值上是连续变化的信号称为模拟信号。2.数字信号：在时间和数值上是离散的信号称为数字信号。讨论： 请同学们列举几种常见的数字信号和模拟信号。7.1.2 脉冲信号及其参数

1.脉冲信号的定义：在瞬间突然变化、作用时间极短的电压或电流信号。2．脉冲的主要参数：脉冲幅值Vm、脉冲上升时间tr、脉冲下降时间tf、脉冲宽度tW、脉冲周期T及占空比D。7.1.3 数字电路的特点及应用

特点：1.电路结构简单，便于实现数字电路集成化。2.抗干扰能力强，可靠性高。（例如手机）

3.数字电路实际上是一种逻辑运算电路，电路分析与设计方法简单、方便。4.数字电路可以方便地保存、传输、处理数字信号。（例如计算机）5.精度高、功能完备、智能化。（例如数字电视和数码照相机）

应用：数字电路在家电产品、测量仪器、通信设备、控制装置等领域得到广泛的应用，数字化的发展前景非常宽阔。

讨论：1.你用过哪些数字电路产品，请列出1~2个较为典型的例子，并就其中一个产品说明它的功能及优点和缺点。

二、课堂小结

1.数字信号与模拟信号的概念 2.脉冲信号及其参数 3.数字电路的特点及应用

三、课堂思考

讨论：谈谈如何才能学好数字电路课程？

四、课后练习

P143思考与练习题：1、2、3。

【课题】

7.2 常用数制与编码

【教学目的】

1.掌握二进制、十进制、十六进制数的表示方法及数制间的相互转换。

2.了解8421BCD码的表示形式。【教学重点】

1.二进制、十六进制数的表示方法。

2.数字电路中为什么广泛采用二、十六进制数。3.为什么要进行不同数制之间的转换。

4.进行二进制、十进制数、十六进制之间的相互转换。5.8421BCD码。【教学难点】

十进制数与十六进制数之间的相互转换。【教学方法】

讲授法 【参考教学课时】

2课时 【教学过程】

一、复习提问

数字电路的特点及应用。

二、新授内容

7.2.1 数制

基本概念：（1）进位制（2）基数（3）位权

1.十进制：十进制数有0、1、2、3、4、5、6、7、8、9共10个数码。十进制数作加法运算时遵循“逢十进一”，作减法运算时遵循“借一当十”的规则。

小提示：在实际的数字电路中，采用十进制十分不便，因为十进制有十个数码，要想严格地区分开必须有十种不同的电路状态与之相对应，这在技术上实现起来比较困难。因此，在实际的数字电路中一般不直接采用十进制数。

2.二进制：二进制数仅有0和1两个不同的数码。进位规则为“逢二进一”；借位规则为“借一当二”。

小提示：二进制是数字电路中使用最广泛的一种数制。因为二进制数只有0、1两个数码，容易通过电路或器件的状态来表示；其次，二进制的运算规则简单。

3．十六进制：十六进制的进位规律是“逢十六进一”。7.2.2数制间的转换

1．二进制数转换为十进制数

转换方法是：写出二进制的权展开式，然后将各数值按十进制相加，即可得到等值的十进制数。

2．十进制整数转换为二进制数

转换方法是：将十进制整数逐次用2除取余数，一直除到商为零。其中最先出现的余数为二进制数的最低位数码。这种转换方法通常称为短除取余倒计法。

3．二进制数转换为十六制数

转换方法是：将二进制数自右向左每4位分为一组，最后不足4位的一组，高位用零补足；然后写出每一组等值的十六进制数。

4．十六进制数转换为二进制数

转换方法是：只要把每一位十六进制数用相应的四位二进制数代替即可。7.2.3 编码

1．二-十进制代码

常用的二-十进制代码是用4位二进制数表示1位十进制数，也称BCD码。2.字符代码

三、课堂小结

1．数制

2．数制间的转换

3．编码

四、课堂练习

1.将下列二进制数转换成十进制数：（1）(101001)

2(2)（10110)2

2.分别求出10~20所对应的二进制数。3．将下列十进制数用8421BCD码表示：（1）17

（2）432

五、课后练习

P147思考与练习题：1、2、3。

【课题】

7.3 逻辑门电路

【教学目的】

1.掌握基本逻辑门和常用复合门的逻辑功能及电路符号。2.了解集成逻辑门的内部结构和常用集成逻辑门的系列品种。【教学重点】

1.基本逻辑门的逻辑功能。

2.与非门、或非门、与或非门、异或门等复合逻辑门的逻辑功能，会画电路符号，会使用真值表。【教学难点】

特殊逻辑门的作用和应用。【教学方法】

讲授法、讨论法及实物展示。【参考教学课时】

4课时 【教学过程】

一、复习提问

1.简述各数制之间的转换方法。2.将下列十进制数用8421BCD码表示。（1）28

（2〕3895

二、新授内容 7.3.1 基本逻辑门

基本概念： 逻辑关系、逻辑门电路 1.与逻辑门

（1）与逻辑关系：“只有当决定一件事情（灯亮）的各种条件（开关S1、S2闭合）完全具备时，该事情（灯亮）才发生，否则就不发生”，这样的逻辑关系称为与逻辑关系。（2）与门电路： 逻辑符号、表达式、真值表 讨论：联系生活说明有哪些常见的与逻辑。2．或逻辑门

（1）或逻辑关系：“在决定一件事情（灯亮）的各种条件（开关S1、S2闭合）中，只要有一个条件具备，该事情（灯亮）就会发生”，这样的逻辑关系称为或逻辑关系。（2）或门电路：逻辑符号、表达式、真值表 讨论：联系生活说明有哪些常见的或逻辑。3．非逻辑门

(1)非逻辑关系：“事情的结果（灯亮）与条件（开关闭合）总是呈相反状态”。(2)非门电路：逻辑符号、表达式、真值表 讨论：联系生活说明有哪些常见的非逻辑。7.3.2 复合逻辑门

1．与非门：逻辑功能、逻辑符号、表达式、真值表 2．或非门：逻辑功能、逻辑符号、表达式、真值表 3．与或非门：逻辑功能、逻辑符号、表达式、真值表 4．异或门：逻辑功能、逻辑符号、表达式、真值表

5.同或门：逻辑功能、逻辑符号、表达式、真值表（补充）* 7.3.3 特殊逻辑门 1.集电极开路与非门（OC门）

（1）OC门的工作原理、逻辑符号、逻辑表达式及逻辑功能（2）OC门的应用举例 ①实现线与

②驱动显示器 ③实现电平转换 2.三态门（TSL门）

（1）三态门的逻辑符号及功能（2）三态输出门的应用举例 ①用三态输出门实现数据单向传送 ②用三态输出门实现数据双向传送 7.3.4 常用集成逻辑门

1.集成门电路的内部结构（教材图7.19）补充： 双列直插式集成电路(1)外形封装（实物展示）（2）引脚的编号辨认

2.集成与门、与非门：逻辑功能，电路符号 3.集成或门、或非门：逻辑功能，电路符号 4.常用集成非门

三、课堂小结

1．基本逻辑门的逻辑符号及逻辑功能

2．复合逻辑门的逻辑符号及逻辑功能 3．特殊逻辑门的逻辑符号及逻辑功能 4．常用集成逻辑门

四、课堂练习

1．写出下列各门电路的输出结果：

2.如何判别双列直插式集成电路引脚的编号顺序？

3.在一条长廊中，想用三个开关去控制一盏灯，如奇数个开关合上时，则灯亮；如偶数个开关合上时（0是偶数），则灯熄。根据该文字描述建立真值表。

五、课后练习

1.P156思考与练习题： 2、3、5。

2.将学过的各种门电路的逻辑功能归总列表。

【课题】

7.4 逻辑函数的化简

【教学目的】

掌握逻辑代数的基本定律、常用公式与化简方法。【教学重点】

1.了解逻辑函数化简和变换的意义。2.掌握逻辑代数的基本定律和基本公式。3.理解逻辑表达式化简的标准。4.用逻辑函数基本公式化简逻辑函数。【教学难点】

利用配项法进行逻辑函数化简。【教学方法】

讲授法、讨论法 【参考教学课时】

2课时 【教学过程】

一、复习提问

画出基本逻辑门的逻辑符号并说明其逻辑功能。

二、新授内容

7.4.1逻辑代数的基本定律 7.4.2 逻辑函数的代数法化简 补充：化简在实用中的意义 1．逻辑函数的表示方法 2．逻辑函数化简的基本原则 3．逻辑代数常用公式 4．逻辑函数的化简方法 5.例题讲解

讨论：通过例题讲解可知，对于比较复杂的逻辑函数式，可用不同的公式和方法进行化简，其结果是相同的，但有繁有简。我们要善于选择比较精炼的方法来完成。

三、课堂小结

1.逻辑代数的基本定律 2.逻辑函数的代数法化简

四、课堂思考

P159 思考与练习题：

1、2。

五、课后练习

1.P159 思考与练习题：3、4、5。

2.在课外资料上寻找有关题目，扩展学生知识面。

【课题】

* 7.5 数字集成电路的基本使用常识

【教学目的】

1.了解典型TTL、CMOS数字集成电路的主流系列品种、主要特点及使用常识。

2..培养学生应用能力，提高学生的动手能力。【教学重点】

1.TTL、CMOS集成电路的主流系列品种、主要特点及使用常识，并会测试其逻辑功能。2.逻辑门闲置引脚的处理方法。【教学难点】

根据要求，合理选用集成门电路。【教学方法】

讲授法、举例法 【参考教学课时】

1课时 【教学过程】

一、复习提问

写出各种逻辑门电路的逻辑功能与逻辑表达式。

二、新授内容

7.5.1数字集成电路的分类

1.TTL数字集成电路 2.CMOS数字集成电路 7.5.2数字集成电路的使用注意事项

1.闲置输入引脚的处理 2.集成电路使用应注意的问题

3.TTL数字集成电路应用举例（补充）

图7.1所示为简易逻辑测试笔电路图，可用来检测TTL数字集成电路的逻辑电平值。说明该电路的工作原理。（提示：分析TTL输出电平值为0和1时，发光二极管的发光情况）

图7.1

三、课堂小结

1.数字集成电路的分类

2.数字集成电路的使用注意事项

四、课堂思考

P163 思考与练习题：

2、3。

五、课后练习

P163 思考与练习题：

1、4

【课题】

实训项目 7.1 数字电路实训箱的初步使用

【实训目标】

1.认识数字实训箱的结构。2.掌握数字实训箱的使用。【实训重点】

数字实训箱的使用。【实训难点】

实训箱故障的诊断与排除。【实训方法】 实验实训 【参考实训课时】

1课时 【实训过程】

一、实训任务

任务一

认识数字实训箱的结构

1.认识实训箱的结构 2.使用注意事项 任务二

实训箱的初步使用

1.观察实训箱插件板的结构。

2.开机后，可以看到操作面板上十六位红色发光二极管点亮，六位数码管显示出初始状态，这时可用万用表测出数码管驱动芯片接Vcc引脚的电平值=

V；接GND引脚的电平值=

V。可用万用表检查电源电压=

V，看是否符合电路或集成组件的要求，一般TTL电路为5V。

3.测试十六位逻辑开关和十六位发光二极管红、绿灯的显示功能 4.测试单脉冲及连续脉冲的输出功能

二、实训总结

1.数字实训箱的操作面板上包含有哪几部分内容，使用时有哪些注意事项？ 2.总结数字实训箱的使用方法。

三、课堂思考

1．数字实训箱的操作面板上包含有哪几部分内容，使用时有哪些注意事项？

四、课后作业

完成实训报告，写出本次实训的体会和收获。

【课题】

实训项目7.2 集成逻辑门电路的功能测试

【实训目标】

1.掌握逻辑门电路的逻辑功能测试方法。

2.掌握在实训箱上连接实现数字电路的方法。【实训重点】

掌握在实训箱上连接实现数字电路的方法。【实训难点】

集成电路多余输入端的处理方法。

【实训方法】

实验实训 【参考实训课时】

1课时 【实训过程】

一、复习提问

1．基本逻辑门电路的逻辑功能。

2．数字实训箱使用时有哪些注意事项？

二、实训任务

任务一

与非门逻辑功能测试

1.测试电路原理 2.操作步骤

任务二

用与非门控制信号输出

1.实训电路原理 2.实训内容

三、实训总结

1.画出电路原理图，并标明集成块名称和接线时使用的引脚号。2.按照实训操作过程记录、整理实训内容和结果，填好测试数据。

四、课堂思考

1．当与非门的一个输入端接脉冲源时，请问其余输入端在什么状态下允许脉冲通过？什么状态下禁止脉冲通过？

2．如何检测与非门集成电路质量的好坏？

五、课后作业

篇3：高速数字电路的设计思路

1 高频电路布线技巧

高频电路往往集成度较高,布线密度大,采用多层板既是布线所必须的,也是降低干扰的有效手段。高频电路器件管脚问的引线弯折越少越好。高频电路布线的引线最好采用全直线,需要转折,可用45°折线或圆弧转折,这种要求在低频电路中仅仅用于提高铜箔的固着强度,而在高频电路中,满足这一要求却可以减少高频信号对外的发射和相互问的耦合。高频电路器件管脚的引线越短越好。

高频电路器件管脚问的引线层问交替越少越好。也即元件连接过程中所用的过孔(Via)越少越好。据测,一个过孔可带来约0.5p F的分布电容,减少过孔数能显着提高速度。

高频电路布线,要注意信号线近距离平行走线所引入的串扰,若无法避免平行分布,可在平行信号线的反面布置大面积地来大幅度减少干扰。同一层内的平行走线几乎无法避免,但是在相邻的两个层走线的方向务必取为相互垂直。

对特别重要的信号线或局部单元实施地线包围的措施。各类信号线走线不能形成环路,地线也不能形成电流环路。每个集成电路块(IC)的附近应设置至少一个高频退耦电容,退耦电容尽量靠近器件的Vcc。

模拟地线(AGND)、数字地线(DGND)等接往公共地线时要采用高频扼流这一环节。在实际装配高频扼流环节时用的往往是中心穿有导线的高频铁氧体磁珠,可在原理图中把它当做电感,在PCB元件库中单独为它定义一个元件封装,布线前把它手工移动到靠近公共地线汇合的合适位置上。

2 PCB中电磁兼容性(EMC)设计方法

PCB的基材选择及PCB层数的设置、电子元件选择及电子元件的电磁特性、元件布局、元件问互连线的长宽等都制约着PCB的电磁兼容性。PCB上的集成电路芯片(IC)是电磁干扰(EMI)最主要的能量来源。常规的电磁干扰(EMI)控制技术一般包括:元器件的合理布局、连线的合理控制、电源线、接地、滤波电容的合理配置、屏蔽等抑制电磁干扰(EMI)的措施都是很有效的,在工程实践中被广泛应用。

2.1 高频数字电路PCB的电磁兼容性(EMC)设计中的布线规则

高频数字信号线要用短线,一般小于2inch(5cm),且越短越好。主要信号线最好集中在PCB板中心。时钟发生电路应在PCB板中心附近,时钟扇出应采用菊花链或并联布线。电源线尽可能远离高频数字信号线或用地线隔开,电源的分布必须是低感应的(多路设计)。多层PCB板内的电源层与地层相邻,相当于一个电容,起到滤波作用。同一层上的电源线和地线也要尽可能靠近。

输入输出端用的导线应尽量避免相邻平行。最好加线间地线,以免发生反馈耦合。

当铜箔厚度为50um、宽度为1-1.5mm时,通过2A的电流,导线温度<3℃。PCB板的导线尽可能用宽线,对于集成电路,尤其是数字电路的信号线,通常选用4mil-12mil导线宽度,电源线和地线最好选用大于40mil的导线宽度。导线的最小间距主要由最坏情况下的线间绝缘电阻和击穿电压决定,通常选用4mil以上的导线间距。为减小导线间的串扰,必要时可增加导线间的距离,安插地线作为线间隔离。

2.2 高频数字电路PCB的电磁兼容性(EMC)设计中的布局规则

电路的布局必须减小电流回路,尽可能缩短高频元器件之间的连线,易受干扰的元器件距离不能太近,输入和输出元件应尽量远离。

按照电路的流程安排各个功能电路单元的位置,使布局便于信号流通,并使信号尽可能保持一致的方向。

以每个功能电路的核心元件为中心,围绕它来进行布局。元器件应均匀、整齐、紧凑地排列在PCB上,尽量缩短各元器件之间的引线连接。

将PCB分区为独立的合理的模拟电路区和数字电路区,A/D转换器跨分区放置。

PCB电磁兼容设计的常规做法之一是在PCB板的各个关键部位配置适当的退耦电容。

3 信号完整性(SI)分析

信号完整性(Signal Integrity)简称SI,指信号在信号线上的质量,是信号在电路中能以正确的时序和电压作出响应的能力。

集成电路芯片(IC)或逻辑器件的开关速度高,端接元件的布局不正确或高速信号的错误布线等都会引起如反射(reflection)、串扰(crosstalk)、过冲(overshoot)、欠冲(undershoot)、振铃(ringing)等信号完整性问题,从而可能使系统输出不正确的数据,电路工作不正常甚至完全不工作。

PCB的信号完整性与设计。在PCB的设计中,PCB设计人员需要把元器件的布局、布线及每种情况下应采用的何种SI问题解决方法综合起来,才能更好地解决PCB板的信号完整性问题。在某些情况下IC的选择能决定SI问题的数量和严重性。

PCB设计中减少信号完整性问题常用的方法是在传输线上增加端接元器件。在端接过程中,要权衡元器件数量、信号开关速度和电路功耗三方面的要求。例如增加端接元器件意味着PCB设计人员可用于布线的空间更少,而且在布局处理的后期增加端接元器件会更加困难,因为必须为新的元件和布线留出相应的空间。因此在PCB布局初期就应当搞清楚是否需要放置端接元器件。

摘要：电子技术的发展变化必然给板级设计带来许多新问题和新挑战。首先,由于高密度引脚及引脚尺寸日趋物理极限,导致低的布通率;其次,由于系统时钟频率的提高,引起的时序及信号完整性问题;第三,工程师希望能在PC平台上用更好的工具完成复杂的高性能的设计。

关键词：高速电路,PCB,设计

参考文献

[1]张玉更,王晋.基于AVR的PCB板雕刻机的设计[J].电子设计工程,2011,(06).

篇4：数字电路综合设计教案

关键词 集成电路设计 教学方法 教学探索

中图分类号：TN79 文献标识码：A 文章编号：1002-7661（2015）19-0006-02

1958年，美国德州仪器公司的基尔比发明了第一块集成电路，随着半导体工艺和集成电路设计技术的发展，集成电路的规模可以达上亿个晶体管。集成电路具有速度快、体积小、重量轻等优点，广泛应用于汽车、医疗设备、手机和其他消费电子，其2012年集成电路设计市场应用结构如图1所示。

自2006年以来，我国集成电路的产值为126亿美元，占全球产业总产值的5.1%，2013年我国集成电路的产值为405亿美元，占全球产业总产值的13.3%。2006年到2013年的年复合增长率达到18%，远超过全球集成电路产业整体增速。我国集成电路行业的产值如表1所示。

近年来，半导体集成电路产业在国家政策支持下发展迅速，因此对集成电路设计人才的需求剧增。为了满足社会日益发展的需要，国家在高校内大力推广集成电路设计相关的课程，并且取得了较好的效果，使人才缺口减小，但是还是不能满足国内对集成电路设计人才实际数量的需求。为了更好地加快集成电路设计人才的的培养，本文针对《数字集成电路原理》教学中存在的问题，并且根据教学的现状，探索出集成电路设计的教学改革。

一、数字集成电路设计原理教学中的现状

集成电路设计相对于以分立器件设计的传统的电子类专业而言，偏向于系统级的大规模集成电路设计，因此，微电子专业和集成电路设计专业的学生注重设计方法的形成，避免只懂理论、不懂设计的现象。即使学生掌握了设计的方法，能够进行一些小规模的集成电路设计，但是设计出来的产品不能用，不能满足用户的需求。这就成了数字集成电路设计原理面临的问题。

二、数字集成电路设计原理教学改善的方法

（1）针对上述的问题，在多年教学的基础上，在教学方法上进行改进，改变传统的以教师为中心，以课堂讲授为主的教学方式，采用项目化教学来解决数字集成电路设计中只懂理论、不懂设计的现状。注重数字集成电路设计原理与相关课程之间的内部联系，提高学生的学习兴趣，通过将一个项目拆分成几个小项目，使学生在项目中逐渐加深了对知识点理解，并且将课程的主要内容相互衔接与融合，形成完整的集成电路设计概念。学生分成5-8人一组，通过小组的方式加强了学生的相互合作能力，让学生更有责任感和成就感。学生应用相关的EDA软件来完成项目的设计，能够掌握硬件描述语言、综合应用等数字集成电路设计工具。

（2）通过PDCA戴明环的方式改善了集成电路设计的产品可用度不高的问题。在集成电路设计过程中，通过跟踪课内外学生设计中反应的问题，对项目难易度的进行调整，提高学生计划、分析、协作等多方面的能力。结合新的技术或者领域，对项目进行适当的调整。通过PDCA戴明环的方式来持续改进教学内容和方法，使其满足社会对数字集成电路设计人才的需求。PDCA戴明环如图2所示。

（3）开展校企合作的方式，进一步提高教学质量和学生的综合素质，促进企业和学校的共同发展。这种方式实现了学校与企业的优势互补，资源共享，培养出更加适合社会所需要的集成电路设计人才，也能够让学校和企业形成无缝对接。

三、小结

随着大规模集成电路设计的发展，更多的设计工具和设计方法出现，因此，使用最新的设计工具，合理设置《数字集成电路设计原理》的教学内容，可以提高学生的设计能力和培养学生的创新能力。通过对《数字集成电路设计原理》课程教学的探索，改变了以教师为中心的传统采理论课教学方式，充分发挥了学生的能动性和协作能力，使学生理论与实践都能够满足集成电路设计人才的要求。

参考文献：

[1]殷树娟，齐巨杰. 集成电路设计的本科教学现状及探索[J].中国电力教育，2012，（4）：64-65.

[2]王铭斐，王民，杨放.集成电路设计类EDA技术教学改革的探讨[J].电脑知识与技术， 2012，8（9）：4671-4672.

[3]谢海情，唐立军，文勇军.集成电路设计专业创新型人才培养模式探索[J].人才培养改革， 2013，（28）：29-30.

基金项目：（1）重庆市高等学校教学改革研究重点项目（132014）；（2）重庆市高等教育学会2013-2014年高等教育科学研究课题（CQGJ13C446）；（3）重庆市教育科学“十二五”规划课题（2014-GX-006）。

篇5：数字电路教案-阎石 第七章

7．1．概述

7．2．只读存储器（ROM）

7．2．1．掩模只读存储器

7．2．2．可编程只读存储器（PROM）

7．2．3．可擦除的可编程只读存储器（EPROM）

一． EPROM 二． E2PROM 三． Flash Memory

7．3．随机存储器（RAM）

7．3．1．SRAM 7．3．2．DRAM

7．4．存储器容量的扩展

7．4．1．位扩展方式 7．4．2．字扩展方式

7．5．用存储器实现组合逻辑函数

7．6．用可编程逻辑阵列（PLA）实现组合逻辑函数

可编程逻辑阵列就其典型电路结构形式而言，可以看成是由一个与门阵列和一一个或门阵列组成的。见下图。……A0A1An与门阵列P0P1P2或门阵列……

与门阵列由若干与门组成，它实现对输入信号A0An中有关变量的与运算，其输出P0Pm是一些由变量作为因子组成的乘积项，或门阵列由若干或门组成，它实现对P0Pm中有关乘积项的或运算，其输出Z0Zl就是一些由乘积项组成的逻辑函数。而且，在与门阵列中应该将哪些变量相乘，在或门阵列中应该将哪些乘积项相加，是完全由使用者设计决定，依次把这样的与或门阵列叫做可编程逻辑阵列。

从例7.5.2我们发现，用ROM产生组合逻辑函数时，存储单元的利用率 往往很低。由表7.5.3可知，Y1,Y2,Y3,Y4中只包含最小项：m2,m3,m4,m6,m7,m10,m14和m15，因而存储矩阵只要这8列就够了。因此，地址译码器只需给出w2,w3,w4,w6,w7,w10,w14,w15这8个地址信号。倘若把地址译码器改成部分最小项译码器，仅挑选逻辑函数中所包含的最小项译出，那么译码矩阵将能大大压缩。这对于提高器件的利用率，节省芯片的面积是非常不利的。

这种译码矩阵和存储矩阵均可变成的电路就叫做可编程逻辑阵列，简称PLA。

下图为PLA的结构示意图。它包含一个与逻辑阵列和一个或逻辑阵列。与逻辑阵列可将逻辑函.数所用的最小项或若干最小项合并后的乘积项译出，或逻辑阵列再把这些最小项或最小项之和的信号有选择地组合，得到所需的逻辑函数。

…………PmZ0Z1Zl ABCDABCDABCDABCDABCDABCDABCD与阵列ABCDABCD或阵列Y1Y2Y3Y4

比较上图和书中图7.5.2即可看出，用ROM产生式(7.5.2)的逻辑函数时，译码矩阵和存储矩阵共需要8*16+4*16=192个存储单元，而用PLA产生同样的逻辑函数只需要8*8+4*8=96个存储单元，少用一半。

实际上上图还可简化，因为m6和m7仅同时存在于Y1和Y2中，所以可将它们合并译码，使与逻辑阵列和或逻辑阵列皆减少一列存储单元。

篇6：数字电路课程设计数字时钟实现

《电子技术课程设计报告》

设计题目：数字钟的设计与制作

专业班级：13级《物联网工程》2班 姓名：白雪 王贞 张莹 学号：068 108 131 指导老师：刘烨

时间：2015年5月15日~ 2015年 5 月30日 地点：四教4414实验室

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摘要：

数字时钟是一种用数字电路技术实现秒﹑分﹑时的计时装置，与传统的机械钟相比，它具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因而得到了广泛的应用。小到人们的日常生活中的电子手表，大到车站﹑机场等公共场所的大型数显电子钟。数字时钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。

本课程设计要用通过简单的逻辑芯片实现数字时钟。要点在于用555芯片连接输出为一秒的多谐振荡器用于时钟的秒脉冲,用14位二进制计数器CC4060芯片、7双BCD同步加计数器CD4518芯片、十进制加计数器/7段译码器CD4033芯片等连接成60和12进制的计数器,再通过七段数码管显示，构成了简单数字时钟。关键词：数字时钟；555芯片；计数器；数码管

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1设计目的................................................................................................................................4 1.1设计指标.........................................................................................................................4 2课程设计任务及要求............................................................................................................4 2.1 设计任务........................................................................................................................4 2.2 设计要求........................................................................................................................4 3系统设计................................................................................................................................4 3.1 设计思路........................................................................................................................4 3.2 系统设计........................................................................................................................5 3.2.1 原理图及说明.......................................................................................................5 3.2.2 具体设计.................................................................................................................6

3.2.2.1.小时计时电路...............................................................................................6 3.2.2.2.分钟计时电路...............................................................................................6 3.2.2.3.秒钟计时电路...............................................................................................6 3.2.2.4.手动时间校准电路的设计...........................................................................6 3.2.2.5.光敏电阻的设计...........................................................................................6 主要元器件的介绍...............................................................................................................7 4.1 40161------4位二进制同步计数器（有预置端，异步清除）.....................................7 4.2 CD40106..........................................................................................................................7 4.3 CD4009............................................................................................................................8 5 电路板的安装与测试...........................................................................................................8

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1设计目的数字电子钟是一种用数字显示秒﹑分﹑时的记时装置，与传统的机械钟相比，他具有走时准确﹑显示直观﹑无机械传动装置等优点，因而得到了广泛的应用：小到人们的日常生活中的电子手表，大到车站﹑机场等公共场所的大型数显电子钟。

我们此次设计数字钟就是为了了解数字钟的原理，从而学会制作数字钟。而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法。且由于数字钟包括组合逻辑电路和时叙电路。通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。

1.1设计指标

1.时间以12小时为一个周期； 2.显示时、分、秒； 3.具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；

2课程设计任务及要求

2.1 设计任务

1、设计一个有“时”，“分”，“秒”（11小时59分59秒）显示且有校时功能的数字时钟钟；

2、用中小规模集成电路组成数字时钟。

2.2 设计要求

1．用555定时器设计一个秒钟脉冲发生器，输入1HZ的时钟；（对已有1kHz频率时钟脉冲进行分频）；

2．能显示时、分、秒，12小时制； 3.设计晶体震荡电路来输入时钟脉冲；

4.用双BCD同步加计数器CD4518芯片设计一个分秒钟计数器,即六十进制计数器.；

5.用十进制加计数器/7段译码器CD4033芯片设计一个12小时计数器, 6.译码显示电路显示时间。

3系统设计

3.1 设计思路

数字电子钟由信号发生器、“时、分、秒”计数器、LED数码管、校时电路、整点报时电路等组成。工作原理为时钟源用以产生稳定的脉冲信号，作为数字种的时间基准，要求震荡频率为1HZ，为标准秒脉冲。将标准秒脉冲信号送入“秒计数器”，该计数器采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每 累计60分，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用12进制计数器，可以实现12小时的累计。LED数码管将“时、分、秒”计数器的输出状态显示。校时电路是来对“时、分、秒”显示数字进行校对调整。

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本设计使用芯片数最少、计时准确、动态显示的节电工作方式（耗电量仅为静态显示模式的1.8％）、调试方便、时间校准方便。电路中的振荡器XT为目前多数石英晶体电子表中使用的频率为215=32768HZ的石英晶体，经IC（2CC4060）组成的14级2分频和IC3A（CD4518）组成的一级2分频后可得到1HZ的“秒”脉冲信号。用6个40161分别控制6个数码管，用逻辑门电路选择各个数码管的最大数字，比如说输出9，就要对应的输入二进制数1001，输出3对应0011，1对应 0001。逻辑门电路选择好最大数，就接入下一个40161的 CLK 端，来进位。MR端要接入与非门和40106之间，读取最大数。我们设计的是实现0~9,0~5,0~1,0~2的进位方式。从秒开始，0~59，分0~59，时0~11.3.2 系统设计

3.2.1 原理图及说明

时LED数码管分LED 数码管秒LED数码管时计数（十二进制）分计数（六十进制）秒计数（六十进制）时校准分校准晶体振荡器分频器（1）电路原理框图

（2）电路原理图

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用555电路构成的1KHz多谐振荡器，调节电阻R3可以改变输出信号频率。74LS160是二，五，十进制同步加法器，用三片74LS90构成三级十分频器，将1KHz矩形波分频得到1Hz基准秒计时信号。由于74LS160是十进制计数器，分别将个位接成十进制计数器，十位接成六进制计数器，分别将个位的RCO输出端接十位的9脚端，就构成60进制计数器，用两个相同的60进制计数器分别做作为秒，分计时，并在个位和十位输出端接上数码显示管显示小时计数器直接采用整体反馈清零法构成24进制计数器。工作原理：振荡电路产生的1KHZ脉冲信号经三级十分频电路分频后产生的1HZ脉冲信号输入74LS90N连成的60进制秒计数器，再由秒计数器每60秒进位输出给60进制分钟计数器，分钟计数器满60后产生进位信号输入给24进制小时计数器，从而实现12小时制电子钟的功能。

3.2.2 具体设计

3.2.2.1.小时计时电路

小时计时电路由两块4033B和4081芯片7段译码器组成12进制计数电路。该电路译码器能识别数字00到11的计数，当接收到从“分”传来信号到芯片4033的第1个管脚时，使得在小时的计数模块进行加1，每接收到一次信号，即进行一次计数，计一次为一小时，同时将信号反馈回“分”，使得将计数清零。即可可以将小时从“00”到“11”后，在继续计时时，计数器计数将会被置回“00”。使整个计数器在小时的计数模块成为从“00”到“11”到清零循环回“00”到“11”这样的12进制的12个稳定状态的计时方法。3.2.2.2.分钟计时电路

与小时计时模块相比，分钟计时模块相对简单些。它的电路原理是由于两块4033B芯片组成的60进制的分钟计数方式，该译码器电路能识别信号59，整个计数计时方式是从“00”到“01”“02”.....“59”在到“00”的共60个稳定状态的自动连续循环模式。3.2.2.3.秒钟计时电路

秒钟的计数又有些相同与不同。它同样是由4033B两块芯片进行构成60进制计数。该译码器识别信号至59，然后清零循环计数。计数方式与分钟计数方式一样。但除了4033B芯片外，外加了4060和4518两块芯片。外加了两块芯片使得在秒钟计数模块有了自动的计数方法。而不是通过外来校准不停的进行调整计数。

3.2.2.4.手动时间校准电路的设计

S1和S2分别为“小时”与“分”的手动校准电路。S1按动一次，在小时计时部位计数加1，S2按动一次，在分钟计时计数数码管显示上显示加1,。滤波电路C3、R10和C4、R13分别用来吸收S1和S2的动作产生的电压抖动。二极管D1、D2分别为“小时”与“分”校准电路与相邻下一级计数器“清零”端R之间的单向隔离文件。R11、R12为手动校准电路的限流范围。3.2.2.5.光敏电阻的设计

光敏电阻R1～R6分别为数码管DS1～DS6夜间工作在节电模式时的亮度自动控制电路。光敏电阻可选用MG41-22或MG45-

12、或5606、6106型（亮电阻≤2KΩ，暗电阻≥900KΩ）。每只数码管的公共端第3（8）脚通过一光敏电阻串联晶体开关管9013接地。当夜晚室内光线较暗时，数码管自动降低亮度。数码管DS1～DS6采用超高亮度的数码管5011型，这种LED数码管耗电为普通数码管的十分之一，每个段码的驱动电流仅为1mA，就可以发出普通数码管20mA

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工作电流时相同的亮度。当其工作电流达20mA时，发出光亮足以保证在室外阳光下正常显示。该控制电路可使数码管显示的供电电流降低到原来的1/30，即为10～15 mA的水平。开关管Q1～Q3选用9013（40V、0.5A、0.625W、低频）可满足控制两个数码管阴极电流通断的要求。本设计还充分利用芯片CD4033的“零”数字消隐功能，即当十位上海数字为零时，该数码管不亮。例如，当时间为9时8分5秒，不是显示“09”时“08”分“05”秒，而是显示“9”时“8”分“5”秒，该设计方案可使数码管显示的供电电流降低到原来的1.8％，即为5～9 mA的水平，可大大降低电源的能耗。主要元器件的介绍

4.1 40161------4位二进制同步计数器（有预置端，异步清除）

40161是4位可编程计数器，复位采用异步方式，当CLEAR为低电平时，使四个输出端均置为低电平，而与CLOCK、/LOAD或PE、TE输入的状态无关，/LOAD为低电平时，计数器无效，使输出端在下一时钟脉冲与设置的数据一致，并与PE、TE输入端的状态无关。

N位同步级联计数器可由超前进位电路实现，不需要外加控制，此功能由两个计数控制输入端和进位输出端完成。PE、TE输入端均为高电平时，计数有效，当计数超过“15”时，进位输出端CARRY OUT(CO)即产生一正向输出脉冲，其脉冲宽度约等于Q1输出正向宽度，此正向溢出进位脉冲可使下一级联电路有效，时钟无论为高电平或低电平，均可实现PE或TE输出的逻辑转换。

4.2 CD40106 CD40106由六个施密特触发器电路组成。每个电路均为在两输入端具有施密特触发器功能的反相器。触发器在信号的上升和下降沿的不同点开、关。上升电压(V T+)和下降电压(V T-)之差定义为滞后电压。它的2 4 6 8 10 12引脚是数据输出端，1 3 5 9 11 13是数据输入端，14是电源正，7接地。

CD4016引脚图

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4.3 CD4009 CD4009是十六进制的CMOS缓冲器/变换器 电路板的安装与测试

为了方便检测，电路有6位数码管安装在CD4033的上方，分别显示出时“00~11”分“00~59”秒“00~59”的时钟显示。根据电路的设计特点，在安装过程中，基于测试同时进行。在安装测试顺序是①1HZ脉冲信号的产生电路，运用逻辑笔测试芯片IC34的Q0端的“1HZ”的脉冲输出信号；②“秒钟”计数/译码/显示电路，显示0秒钟~59秒钟，运用逻辑笔测试芯片IC5A第3期的“满60秒进一”的进位脉冲输出信号；③“分”钟计数/译码/显示电路，显示0分钟~59分钟，运用逻辑笔测试芯片IC58第四脚的“满60进一”的进位脉冲输出信号；④“小时”计数/译码/显示电路，显示0小时~12小时，运用逻辑笔测试芯片IC5C第10脚的“清零”脉冲输出信号；⑤分别按动开关S1、S2，测试时间校准电路的功能及可靠性；⑥用厚纸片遮蔽敏光电阻的上方，观测数码管亮度显示接受控制前后的响应情况。6个单元电路组装合格后，电路可以显示12小时内的任一时间。时间校准电路组装完成后，可以校准当前时间，并验证一昼夜

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24小时的计时误差是否在一定范围内；然后在一定电源内测量整机最大工作电流是否也在一定范围之间。

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