PCB设计与信号完整性仿真

PCB设计与信号完整性仿真（精选9篇）

篇1：PCB设计与信号完整性仿真

本人技术屌丝一枚，从事PCB相关工作已达8年有余，现供职于世界闻名的首屈一指的芯片设计公司，从苦逼的板厂制板实习，到初入Pcblayout，再到各种仿真的实战，再到今天的销售工作，一步一步一路兢兢业业诚诚恳恳，有一些相关领悟和大家分享。买卖不成也可交流。

1.谈起硬件工作，是原理图，pcb，码农的结合体，如果你开始了苦逼的pcblayout工作，那么将是漫长的迷茫之路，日复一日年复一年，永远搞不完的布局，拉线。眼冒金星不是梦。最多你可以懂得各种模块的不同处理方式，各种高速信号的设计，但永远只能按照别人的意见进行，毫无乐趣。

2.谈起EDA相关软件，形象的说，就普通的PROTEL/AD来说你可能只有3-6K，对于pads可能你有5-8K，对于ALLEGRO你可能6-10K,你会哀叹做的东西一样，却同工不同酬，没办法这就是市场，我们来不得无意义的抱怨。

3.众所周知，一个PCB从业者最好的后路就是仿真工作，为什么呢？ 一；你可以懂得各种模块的设计原则，可以优化不准确的部分，可以改善SI/PI可以做很多，这往往是至关重要的，你可以最大化节约成本，减少器件却功效相同； 二；从一个pcblayout到仿真算是水到渠成，让路走的更远；

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篇2：PCB设计与信号完整性仿真

1.四种类型的信号完整性问题

a）单一网络的信号质量：在信号路径或返回路径上由于阻抗突变而引起的反射与失真。

b）多网络之间的串扰。

c）电源分配系统（PDS）中的轨道塌陷。d）来自元件或系统的电磁干扰。2.单一网络的信号质量问题

a)如果信号沿互连线传播时所受到的瞬态阻抗发生变化，则一部分信号将被反射，另一部分信号发生失真并继续传播下去。因此要提高信号质量，必须保持信号在整个路径中感受到的瞬态阻抗不变。

b)一般来说，时域中上升时间越短的波形在频域中的带宽越高。如果改变频谱使波形的带宽降低，那么波形的上升时间就会随之增加。无论是导体损耗还是介质损耗，对高频分量的衰减要大于低频分量的衰减。这种选择性衰减使得在互连线中传播的信号的带宽降低，上升沿退化。带宽与上升沿之间的经验公式：BW=0.35/RT BW: 表示带宽，单位是GHZ。

RT: 表示10-90上升时间，单位为ns。

在不知道互连线带宽的时候，我们通常经验上认为带宽为时钟频率的5倍。c)把信号接入传输线时，它就以材料中的光速在导线中传播（注意信号传播的速度和导线中电子的运动速度无关）。信号在沿着传输线传播时，同时使用信号路径和返回路径。信号总是指信号路径与返回路径之间相邻两点的电压差。这个普遍的原则适用于所有的传输线，无论单端还是差分。当频率增加时，返回路径上的电流选择阻抗最低的路径。这转化到回路电感最低的路径，即返回电流必将尽量靠近信号电流。频率越高，返回电流直接在信号电流下面流动的趋势就越明显。通常在频率高于10MHZ时，绝大部分的返回电流都直接在信号路径下面流动。无论路径是弯曲的还是直角拐弯的，平面上的返回路径都会跟随它。采用这种回路，信号路径与返回路径之间的回路电感就会保持很小。

任何妨碍返回电流靠近信号电流的因素，例如返回路径上有一道裂缝，都会增加回路电感，并会增加信号受到的瞬态阻抗，这将引起信号失真。d)没有终端端接的传输线最大长度的英寸值等于信号上升时间的纳秒值，这是一个实用的经验法则。但是几乎所有的互连线都需要端接的，最常用的办法是源端串联端接。

e)即使信号路径布线绕道而行，也不要跨越返回路径上的突变处。f)传输线损耗主要为导线损耗和介质损耗。通常在频率高于1GHZ时，介质损耗就占主导地位了。传输线损耗引起上升边退化，从而引起ISI和眼图塌陷。

g)当电路板上的铜线为１盎司或34um时，若频率大于10MHZ，则导线中的电流不会占用布线的整个横截面，会出现趋肤效应，导致互连线的电阻增大。

h)无论是导线损耗还是介质损耗都会随频率的升高而增大。互连线越长，高频损耗越大，线的带宽越低。FR4板上的传输线传播的信号，它的上升边以10ps/in的速度增加。i)差分阻抗的大小是单端信号线特性阻抗的2倍。为了消除反射，在两条信号的末端跨接一个端接电阻来匹配差分阻抗，这个阻抗值为2Z。3.轨道塌陷

a)当变化的电流经过PDS互连线的阻抗时就会引起电压降，称之为轨道塌陷。减小轨道塌陷的策略就是减小电源分配网络的阻抗。

b)为了减小PDS中的电压轨道塌陷，就要在电源和地之间加上多个去耦电容，阻止电源电压的下降。电压的下降量达到电源电压的5%时的时间近似为：

T=C * 0.05 *(V/P)可以使用尺寸较小的电容器，从电容器焊盘到过孔之间的连线要尽量段，并将多个电容器并联使用。4.传输线的串扰

a)把噪声源所在的网络称为动态网络。把有噪声产生的网络称为静态网络。传输线上的串扰分为NEXT（近端串扰）和FEXT（远端串扰），将相邻信号路径之间的距离增大到线宽的2倍时，可以有效的减小串扰。

篇3：高速PCB信号完整性设计与分析

传统的PCB设计方法是:根据要求研制产品样机, 然后进行测试和调试。在当今的“高速”世界里, 采用传统做法效率会很低。因此, 需要新的设计方法学来保证产品设计的一次成功率。这一设计就必须考虑到信号完整性。

2.信号完整性基本理论

2.1信号完整性的含义

从广义上讲, 信号完整性指的是在高速产品中由互连线引起的所有问题[1]。它主要研究互连线与数字信号的电压电流波形相互作用时其电气特性参数如何影响产品的性能。

2.2传输线

传输线用于将信号从一端传输到另一端。可以说, 同轴电缆线是一种传输线, 多层板中的PCB也是一种传输线。在高速系统中讨论传输线主要考虑传输线的几个参数:特性阻抗、传播速度、传播延迟。传输线的特性阻抗Z0定义为线上任意点的电压和电流的比值, 其值可由公式 (2.1) 计算:

式中, R、L、G、C分别表示单位长度的电阻、电感、电导和电容。

传播速度 (相速v) 是指电信号在传输线上的传输速率, 由周围介质材料决定。传播延迟PD, 有时称为时间延迟TD, 是指信号传播过整个线长所用的时间总量。

2.3信号反射

信号在传播过程中受到的瞬时阻抗突然发生变化, 无论是何种原因造成的这种突变, 都将有部分信号被反射回来。反射的大小用反射系数[2]表征, 反射系数定义为入射电压与反射电压的比值。可用公式 (2.2) 计算:

2.4信号串扰

串扰是四类信号完整性问题之一, 它是指有害信号从一个网络转移到相邻网络[1]。串扰分为容性串扰和感性串扰。

3.基于信号完整性的工控主板实现

工控主板主要功能模块包括:板载AMD APU 615M或者1G双核, DDR3 2G内存, LCD接口 (支持独立双通道24位LVDS接口, DVI-I接口) , 千兆网口, FDD接口, 电源等模块。

3.1仿真前的准备工作

根据电路原理图中的主要高速器件APU和DDR3, 在厂家网站找到其仿真模型 (IBIS) 。由于部分器件无法取得仿真模型, 如连接器、电阻、电容等, 所以针对这部分器件对应的电路信号完整性采用Cadence工具中自带的默认模型分析。

3.2 DDR3信号仿真

内存部分的电路板设计在系统设计中占有重要的地位, 随着速度一再被提升, DDR3的速度已近高达1600Mbps。因此, 对内存提出符合要求的信号时序和信号完整性来提高系统的工作稳定性十分重要。

3.2.1 DDR3时序预算

高速数字电路系统的设计一般要从时序和电气特性的完整性两方面分析, 对于数字系统设计来说, 时序分析是设计的重要内容, 尤其是随着百兆总线的出线, 信号的边沿速率达到皮秒级后系统性能更取决于前段设计, 因此要求在设计之处必须进行精确的时序分析和计算。

图2为信号由CPU向DDR驱动时的时序图, 数据与时钟的传输方向相同。

图中参数:

1、Tft_clk:时钟信号在PCB板上的传输时间;

2、Tft_data:数据信号在PCB板上的传输时间;

3、Tcycle:时钟周期

4、Tsetup:数据到达接收缓冲器端口时实际的建立时间;

5、Thold:数据到达接收缓冲器端口时实际的保持时间;

6、Tco_max/Tco_min:时钟到数据的输出有效时间。

由上图可以导出Thold和Tsetup应满足如下等式:

在此系统中DDR3的时钟工作频率为800MHz, 时钟周期为1.25ns;以上参数除Tft_clk以外, 其余数据都能从AMD CPU和HYNIX DDR3的数据手册中得到。参数如表。

接下来对系统时钟信号进行仿真, 来确定Tflt_clk, 然后代入上式来确认Tflt_data的取值范围, 以保证时序的基础上约束数据总线网络在PCB上的布线。

在对PCB进行了预布局布的基础上, 首先对时钟网络进行仿真。时钟信号是数据和其它控制信号的时序基准, 它的波形的好坏直接影响到系统能否正确的工作, 所以在进行时序控制之前, 有必要先对时钟信号进行优化。图3是未处理前的时钟网络仿真波形。

仿真波形图中, 可以看出信号有较大的反射, 为了减小这种反射, 根据信号完整性理论与传输线理论, 要进行阻抗匹配。在对PCB进行层叠设置时, 我们设置走线的阻抗为60Ω左右, 在进行阻抗匹配时, 单端信号采用端接60Ω的电阻来抑制反射噪声, 差分信号采用端接120Ω的电阻。

由于Data信号的时钟是由DQS信号提供, 在对时钟信号优化过后, 通过Cadence自带的工具可以计算出DQS的Tft_clk, Tft_clk_min=0.352ns, Tft_clk_max=0.523ns。根据上述的时序约束条件, 然后代入数据计算得:

此外, 上述不等式是较理想情况下的计算, 由于在实际应用中的时钟信号在非理想的情况下还存在偏移和抖动, 时钟偏移是指两个相同时钟系统时钟之间的偏移, 抖动是指两个时钟周期之间存在的差值, 这个误差是在时钟发生器内部产生的[3]。此系统中的DDR3时钟时序采用的是源同步, 因此只考虑了抖动的影响, 查找DDR3数据手册, 可得到DDR3的CYCLE to Cycle Period Jitter时间Tjitter=0.16ns。所以, 上式可改为:

这里得到的Tft_data时间就是数据总线应满足的时序要求, 将此约束数据写入Cadence的约束管理器来帮助后续的PCB布线设计, 以此来指导PCB设计。

3.2.2 DDR3差分信号S参数

S参数用来衡量整个链路的通道响应特性, 反应通道中各个组成成分的特性, 如耗损、衰减、反射等。因此, 在系统完成后对S参数进行测试验证是非常有必要的。

通过Cadence我们分析DDR3数据线信道的S参数, S参数频响曲线如图5。

在图中能读出一个幅度标尺, 读数为301.327mv, 另一个是峰值频率点间隔598.546MHz。在S11曲线中, 相邻的两个峰值之间的频率差, 正好等于TL_MS1传输延迟所对应的频率。

实际上, S11参数所测得的反射是发生在信号源输入TL_MS1的输入端的情况, 因此有如下公式:

式中Zin是S参数的等效电路中TL_MS1输入端点的输入阻抗, 如果在终端匹配的情况下, 没有反射发生, 也就没有驻波, 此时Zin=Z0, 而在终端不匹配时, Zin就是入射阻抗, 她的计算公式为:

其中为复反射系数在入射点的值:

首先, 根据公式3.1计算传输线TL_MS1的传播延迟, 根据公式3.1和图7的S参数测量结果可得:

这是传输线TL_MS1总的传播延迟, 根据单位传播延迟和传播速度的关系, 可以得出如下公式:

由此, 我们得出介电常数为4.4, 这和我们在板层设计中对介电常数的设置基本一致。然后, 再根据公式3.2, 可以计算出:

由公式3.4, 计算:

把公式3.6和3.5带入到3.3中, 得到:Zo=81.6Ω

至此, 我们得出了由S11参数计算出来传输线TL_MS1的传输延迟、介电常数、以及特征阻抗等。

4.结论

总之信号完整性问题是一个研究问题, 目前在高速系统设计领域还有很多挑战。现在电子设计朝向高速度、高复杂度、高密度方向发展。在系统设计过程中信号完整性问题必须加以考虑。运用信号完整性理论知识并结合Cadence软件仿真, 能帮助解决很多实际问题, 提高产品的一次成功率。

参考文献

[1]Eric Bogain.Signal Integrity Simpli?ed.Prentice Hall.2003.9.12

[2]张木水、李玉山。信号完整性分析与设计, 电子工业出版社, 2010.4

篇4：高速电路设计和信号完整性分析

一、关于信号完整性的概述

信号完整性（Signal Integrity，SI），指信号从输入端沿某种传输线传输到接收端后传输波形的完整程度，并对信号在电路传输中输入及输出的时序和电压的响应能力进行比较。现代电路设计中高速电路设计所占的比重越来越大，需要考虑在低速电路设计中所不需要考虑的很多问题，因此对于高速电路设计来说，它的核心不仅要解决高速电路的器件问题，还需要设计者结合自身的工作设计理念及使用情况、使用场合，全面的考虑高速电路设计。从设计者的经验及实际问题来看，高速电路设计问题主要存在于以下几个方面，首先是信号完整性问题，其次是电磁兼容性问题，第三是电源完整性问题，笔者在这里主要对高速电路中出现的信号完整性问题进行分析，并给出相应的解决办法。

二、信号完整性的仿真方法

2.1 模型与建模

对于信号完整性仿真技术来说，首先需要具备含有各种准确参数的电路模型。PCB板级信号完整性分析，常用的模型从种类上分为以下三种：SPICE仿真模型；Verilog-AMS和 VHDL-AMS仿真模型；IBIS仿真模型。在实践的过程中通過对三种模型的比较发现，IBIS模型是最适合信号完整性分析的模型，IBIS模型所展现的是元器件的行为方式模型，它的主要意义在于通过对这一元器件运行方式的展现，来预测和仿真元器件在实际工作中的方式和结果。这一模型的构建基础是数据表格的形式，通过计算机计算的方式得到仿真的波形，最主要的是它具有自身的语法和ASCII格式，并且不涉及芯片内部的结构信息。

2.2利用IBIS模型进行信号完整性分析

对IBIS模型的基本原理掌握之后，接下来我们就可以利用工具如Cadence公司的SpecctraQuest和Mentor Graphics公司的HyperLynx来对信号完整性问题进行具体的分析了。电路是由元器件经导线互联组成的，每一个网络所连接的管脚的I/O特性都是由相对器件的IBIS模型进行描述和表达的。相对于有源器件来说，电阻、电容以及电感等无源器件通常使用的是SPICE模型，对于信号互连线的处理方法是等效成传输线模型，传输线的具体参数通过相关因素的数据计算得出，具体相关因素有厚度、层数、材料、布线的宽度以及布线的间距等。另外一个由于网络之间的电磁场耦合所引起的寄生参数值也可以通过场仿真器来算出。

应用模型数据通过分析软件获得，可以对信号完整性问题进行必要的分析，包括可能出现的信号延迟、信号反射引发的上冲下冲及多种网络之间的相互干扰等。基于对信号完整性分析，我们可以通过几种方式来改善信号质量，如：改变拓扑结构、调整阻抗匹配、进行叠层结构和布局布线优化等，通过这些方式可以有效构建起正确的时序关系。

2.3 仿真

由于不同的仿真软件自身有着不同的特点，有的软件仿真度较高，有的软件对高频电路会有很大的益处，但不是精度越高越有利于仿真信号的精确率，仿真速度也是仿真软件的基础评定要求之一。为此，选择合适的电路仿真分析软件才能满足对信号完整性分析的要求。以下就使用较为广泛的两种仿真软件进行论述。

2.3.1Mentor Graphics公司研发的HyperLynx仿真软件

Hyperlynx包含前仿真环境LineSim和后仿真环境BoardSim，LineSim主要用在布线设计前约束布线和各层的参数、设置时钟的布线拓扑结构、选择元器件的速率、诊断信号完整性及避免电磁辐射、串扰等方面。BoardSim主要用于布线后快速的分析设计中的信号完整性、电磁兼容性和串扰等问题，生成串扰强度报告，解决串扰问题。笔者使用LineSim工具，对信号的阻抗匹配、传输线长度、串扰进行了仿真分析，得出了指导性结论。

2.3.2 Cadence公司研发的SpecctraQuest仿真软件

SpecctraQuest仿真软件是一种高速系统板级设计工具，主要功能是对PCB布线前、后的信号完整性进行必要的分析，控制Layout的相应约束条件。仿真软件集成SigXplorer拓扑结构研发环境，提供可以图形化显示的拓扑结构、窗口修改，是当前电路设计师进行信号互联结构设计的关键工具之一。软件在进行PCB布局和布线等详细设计前使用，通过仿真软件的分析可以有效确定及优化电路的互联策略，同时为获取信号完整性提供最优化的方法。

三、总结

通过本文我们了解到完善高速电路系统设计工作的首要问题就是要解决信号完整性问题，否则由此产生的不确定性问题不仅会降低信号的质量，还会影响到整个系统的性能。尤其是近年来，基于电路PCB板的总线设计速率越来越高，带来了越来越多的信号完整性问题。在产品开发过程中，电子工程师首先要面临的是高密度PCB设计带来的难点，其次是要承受产品更新换代带来的压力，最终使得仿真工具成为电子工程师有效工作必要的协助手段。只有采用新的设计规则、适当的分析工具、先进的生产技术（如背钻）、特殊的PCB基材等，才能更好的进行高速电路设计。因此在高速电路设计过程中借助EDA仿真工具来分析信号完整性这一手段，是具有十分重要的理论及实践意义的。

参考文献

[1].曾峰，侯亚宁，曾凡雨.印制电路板（PCB）设计与制作[M].电子工业出版社，2008.

[2].奥本海默，刘树堂译.信号与系统（第二版）[M].西安交通大学出版社，1999.

[3].SPECCTR A Quest Simulation and Analysis Reference [J]. Cadence Design System， 2002.

[4].IBIS 4.1可以增强信号完整性建模功能[OL].

篇5：pcb设计仿真实验的心得

(1)pcb的分类：

根据电路层数分类：分为单面板、双面板和多层板。

单面板 ：在最基本的pcb上，零件集中在其中的一面，导线集中在另一面上。

双面板 ：电路板的两面都有布线，双面板的面积比单面板大了一倍，而且因为布线可以互相交错(可以绕到另一面)，它更适合在比单面板更复杂的电路上。

多层板 ：多层板用上了更多单或双面布线板。 (2)protel99se三个常用的快捷键： 鼠标左键+x—浮动图件左右翻转;鼠标左键+y—浮动图件上下翻转;

鼠标左键+空格键—浮动图件转至90°。

二、原理图设计：

(1) 新建设计和编辑环境的设置： 1. 打开protel 99se; 2.单击file菜单下的new，弹出一个对话框，新建sch文件，选择所需要的存储位置; 3 .选择e盘，在e盘新建一个文件夹，自己命名，并保存。 (2)元件属性的编辑和操作： 1. 从元件的库列表中选择所需要的库，如dos和devices库; 2. 在库中找到所需元件，点击place，将其移入编辑界面; 4.返回之前制作的.sch编辑界面，点击add将制作的8res这个文件装入，再在该界面添所需标号;

5.连线。有直接连线法和网络标号法两种。6.电气检查。原理图绘制好后，需要对原理图进行电气检;点击tool菜单下erc命令。默认状态下，除了抑制警告不选外，其他的都要选择，这为检查带来方便。7.材料清单的生成。点击reports菜单下的“bill of material”，则会弹出生成清单向导。根据提示选择所生成的材料清单。 原理图如下： vccp00p01p02p03p04p05p06p07r11235688res

篇6：PCB设计与信号完整性仿真

摘要：详细讨论了在高速PCB设计中最常见的公共时钟同步（COMMON CLOCK）和源同步（SOURCE SYNCHRONOUS）电路的时序分析方法，并结合宽带网交换机设计实例在CADENCE仿真软件平台上进行了信号完整性仿真及时序仿真，得出用于指导PCB布局、布线约束规则的过程及思路。实践证实?在高速设计中进行正确的时序分析及仿真对保证高速PCB设计的质量和速度十分必要。

关键词：公共时钟同步 源同步 信号完整性 时序 仿真

在网络通讯领域，ATM交换机、核心路由器、千兆以太网以及各种网关设备中，系统数据速率、时钟速率不断提高，相应处理器的工作频率也越来越高；数据、语音、图像的传输速度已经远远高于500Mbps，数百兆乃至数吉的背板也越来越普遍。数字系统速度的提高意味着信号的升降时间尽可能短，由数字信号频率和边沿速率提高而产生的一系列高速设计问题也变得越来越突出。当信号的互连延迟大于边沿信号翻转时间的20％时，板上的信号导线就会呈现出传输线效应，这样的设计就成为高速设计。高速问题的出现给硬件设计带来了更大的挑战，有许多从逻辑角度看来正确的设计，如果在实际PCB设计中处理不当就会导致整个设计失败，这种情形在日益追求高速的网络通信领域更加明显。专家预测，在未来的硬件电路设计开销方面，逻辑功能设计的开销将大为缩减，而与高速设计相关的开销将占总开销的80％甚至更多。高速问题已成为系统设计能否成功的重要因素之一。

因高速问题产生的信号过冲、下冲、反射、振铃、串扰等将严重影响系统的正常时序，系统时序余量的减少迫使人们关注影响数字波形时序和质量的各种现象。由于速度的提高使时序变得苛刻时，无论事先对系统原理理解得多么透彻，任何忽略和简化都可能给系统带来严重的后果。在高速设计中，时序问题的影响更为关键，本文将专门讨论高速设计中的时序分析及其仿真策略。

1 公共时钟同步的时序分析及仿真

在高速数字电路中，数据的传输一般都通过时钟对数据信号进行有序的收发控制。芯片只能按规定的时序发送和接收数据，过长的信号延迟或信号延时匹配不当都可能导致信号时序的违背和功能混乱。在低速系统中，互连延迟和振铃等现象都可忽略不计，因为在这种低速系统中信号有足够的时间达到稳定状态。但在高速系统中，边沿速率加快、系统时钟速率上升，信号在器件之间的传输时间以及同步准备时间都缩短，传输线上的等效电容、电感也会对信号的数字转换产生延迟和畸变，再加上信号延时不匹配等因素，都会影响芯片的建立和保持时间，导致芯片无法正确收发数据、系统无法正常工作。

(本网网收集整理)

所谓公共时钟同步，是指在数据的传输过程中，总线上的驱动端和接收端共享同一个时钟源，在同一个时钟缓冲器（CLOCK BUFFER）发出同相时钟的作用下，完成数据的发送和接收。图1所示为一个典型的公共时钟同步数据收发工作示意图。图1中，晶振CRYSTAL产生输出信号CLK＿IN到达时钟分配器CLOCK BUFFER，经CLOCK BUFFER分配缓冲后发出两路同相时钟，一路是CLKB，用于DRIVER的数据输出；另一路是CLKA，用于采样锁存由DRIVER发往RECEIVER的数据。时钟CLKB经Tflt＿CLKB一段飞行时间（FLIGHT TIME）后到达DRIVER，DRIVER内部数据由CLKB锁存经过TCO＿DATA时间后出现在DRIVER的输出端口上，输出的数据然后再经过一段飞行时间Tflt＿DATA到达RECEIVER的输入端口；在RECEIVER的输入端口上，利用CLOCK BUFFER产生的另一个时钟CLKA（经过的`延时就是CLKA时钟飞行时间，即Tflt＿CLKA）采样锁存这批来自DRIVER的数据，从而完成COMMON CLOCK一个时钟周期的数据传送过程。

以上过程表明，到达RECEIVER的数据是利用时钟下一个周期的上升沿采样的，据此可得到数据传送所应满足的两个必要条件：①RECEIVER输入端的数据一般都有所要求的建立时间Tsetup，它表示数据有效必须先于时钟有效的最小时间值，数据信号到达输入端的时间应该足够早于时钟信号，由此可得出建立时间所满足的不等式；②为了成功地将数据锁存到器件内部，数据信号必须在接收芯片的输入端保持足够长时间有效以确保信号正确无误地被时钟采样锁存，这段时间称为保持时间，CLKA的延时必须小于数据的无效时间（INVALID），由此可得出保持时间所满足的不等式。

1．1 数据建立时间的时序分析

由第一个条件可知，数据信号必须先于时钟CLKA到达接收端，才能正确地锁存数据。在公共时钟总线中，第一个时钟周期的作用是将数据锁存到DRIVER的输出端，第二个时钟周期则将数据锁存到RECEIVER的内部，这意味着数据信号到达RECEIVER输入端的时间应该足够早于时钟信号CLKA。为了满足这一条件，必须确定时钟和数据信号到达RECEIVER的延时并保证满足接收端建立时间的要求，任何比需要的建立时间多出来的时间量即为建立时间时序余量Tmargin。在图1的时序图中，所有箭头线路表示数据信号和时钟信号在芯片内部或传输线上产生的延时，在下面的箭头线路表示从第一个时钟边沿有效至数据到达RECEIVER输入端的总延时，在上面的箭头线路表示接收时钟CLKA的总延时。从第一个时钟边沿有效至数据到达RECEIVER输入端的总延时为：

TDATA＿DELAY＝TCO＿CLKB＋Tflt＿CLKB＋TCO＿DATA＋Tflt＿DATA

接收时钟CLKA下一个周期的总延时为：

TCLKA＿DELAY＝TCYCLE＋TCO＿CLKA＋Tflt＿CLKA

要满足数据的建立时间则必须有：

TCLKA＿DELAY＿MIN－TDATA＿DELAY＿MAX－Tsetup－Tmargin＞0

展开并考虑时钟的抖动Tjitter等因素整理后得到：

TCYCLE＋(TCO＿CLKA＿MIN－TCO＿CLKB＿MAX)＋(Tflt＿CLKA＿MIN－Tflt＿CLKB＿MAX)－TCO＿DATA＿MAX－Tflt＿DATA＿SETTLE＿DELAY＿MAX－Tjitter－Tsetup－Tmargin＞0    （1）

式（1）中TCYCLE为时钟的一个时钟周期；第一个括号内是时钟芯片CLOCK BUFFER输出时钟CLKA、CLKB之间的最大相位差，即手册上称的output－output skew；第二个括号内则是CLOCK BUFFER芯片输出的两个时钟CLKA、CLKB分别到达RECEIVER和DRIVER的最大延时差。式（1）中TCO＿DATA是指在一定的测试负载和测试条件下，从时钟触发开始到数据出现在输出端口并到达测试电压Vmeas（或VREF）阈值的时间间隔，TCO＿DATA的大小与芯片内部逻辑延时、缓冲器OUTPUT BUFFER特性、输出负载情况都有直接关系，TCO可在芯片数据手册中查得。

由公式（1）可知，可调部分实际只有两项：Tflt＿CLKB＿MIN－Tflt＿CLKB＿MAX和Tflt＿DATA＿SETTLE＿DELAY＿MAX。单从满足建立时间而言，Tflt＿CLKA＿MIN应尽可能大，而Tflt＿CLKB＿MAX和Tflt＿DATA＿SETTLE＿DELAY＿MAX则要尽可能小。实质上，就是要求接收时钟来得晚一点，数据来得早一点。

1．2 数据保持时间的时序分析

为了成功地将数据锁存到器件内部，数据信号必须在接收芯片的输入端保持足够长时间有效以确保信号正确无误地被时钟采样锁存，这段时间称为保持时间。在公共时钟总线中，接收端缓冲器利用第二个时钟边沿锁存数据，同时在驱动端把下一个数据锁存到数据发送端。因此为了满足接收端保持时间，必须保证有效数据在下一个数据信号到达之前锁存到接收端触发器中，这就要求接收时钟CLKA的延时要小于接收数据信号的延时。由图1中的时序关系图中，可以得到时钟CLKA的延时：

TCLKA＿DELAY＝TCO＿CLKA＋Tflt＿CLKA

而数据延时：

TDATA＿DELAY＝TCO＿CLKB＋Tflt＿CLKB＋TCO＿DATA＋Tflt＿DATA＿SWITCH＿DELAY

若要满足数据的保持时间，则必须有：

TDATA＿DELAY＿MIN－TCLKA＿DELAY＿MAX－Thold－Tmargin＞0

展开、整理并考虑时钟抖动Tjitter等因素，可得如下关系：

(TCO＿CLKB＿MIN－TCO＿CLKA＿MAX)＋(Tflt＿CLKB＿MIN－Tflt＿CLKA＿MAX)＋TCO＿DATA＿MIN＋Tflt＿DATA＿SWITCH＿DELAY＿MIN－Thold－Tmargin－Tjitter＞0?2?

式（2）中，第一个括号内仍然是时钟芯片CLOCK BUFFER输出时钟之间的最大相位差；第二个括号内继续可以理解为时钟芯片输出的两个时钟CLKA、CLKB分别到达RECEIVER和DRIVER的最大延时差；要满足数据的保持时间，实际可调整的部分也只有两项，即Tflt＿CLKB＿MIN－Tflt＿CLKA＿MAX和Tflt＿DATA＿SWITCH＿DELAY＿MIN。单从满足保持时间的角度而言，Tflt＿CLKB＿MIN和Tflt＿DATA＿SWITCH＿DELAY＿MIN应尽可能大，而Tflt＿CLKA＿MAX则要尽可能小。也就是说，若欲满足保持时间，就要使接收时钟早点来，而数据则要晚点无效（invalid）。

为了正确无误地接收数据，必须综合考虑数据的建立时间和保持时间，即同时满足（1）式和（2）式。分析这两个不等式可以看出，调整的途径只有三个：发送时钟延时、接收时钟延时和数据的延时。调整方案可这样进行：首先假定发送时钟延时严格等于接收时钟延时，即?Tflt＿CLKA＿MIN－Tflt＿CLKB＿MAX?＝0和?Tflt＿CLKB＿MIN－Tflt＿CLKA＿MAX?＝0（后文将对这两个等式的假设产生的时序偏差进行考虑），然后通过仿真可以得出数据的延时范围，如果数据延时无解则返回上述两个等式，调整发送时钟延时或接收时钟延时。下面是宽带网交换机中GLINK总线公共时钟同步数据收发的例子：首先假定发送时钟延时严格等于接收时钟延时，然后确定数据的延时范围，代入各参数，（1）和（2）式分别变为：

1．5－Tflt＿DATA＿SETTLE＿DELAY＿MAX－Tmargin＞0

0．5＋Tflt＿DATA＿SWITCH＿DELAY＿MIN－Tmargin＞0

在不等式提示下，结合PCB布局实际，确定Tflt＿DATA＿SETTLE＿DELAY＿MAX＜1．1；Tflt＿DATA＿SWITCH＿DELAY＿MIN ＞－0．1，剩下0．4ns的余量分配给了两个时钟的时差和Tmargin。在SPECCTRAQUEST中提取拓扑并进行信号完整性仿真，进而确定各段线长及拓扑结构。对此结构（共12种组合）进行全扫描仿真，得到?Tflt＿DATA＿SETTLE＿DELAY＿MAX＝1．0825? Tflt＿DATA＿SWITCH＿DELAY＿MIN ＝－0．0835004，符合确定的1．1和

－0．1的范围指标。由此可以得出GLINK总线数据线的约束规则：①匹配电阻到发送端的延时不应大于0．1ns；

②数据线必须以0．1ns进行匹配，即每个数据线都必须在0．65ns～0．75ns之间。有了上述的约束规则就可以指导布线了。

下面再考虑硬性规定?Tflt＿CLKA＿MIN－Tflt＿CLKB＿MAX＝0和Tflt＿CLKB＿MIN－Tflt＿CLKA＿MAX＝0带来的影响。事先约束发送时钟和接收时钟完全等长（在实际操作中以0．02ns进行匹配）?在CADENCE环境下，进行时钟仿真，得到结果：｜Tflt＿CLKA＿MIN－Tflt＿CLKB＿MAX｜＜0．2和｜Tflt＿CLKB＿MIN－Tflt＿CLKA＿MAX｜＜0．2。可见留给Tmargin的余量为0．2ns。

最终的仿真结果是：① 匹配电阻到发送端的延时不应大于0．1ns；②数据线以0．1ns进行匹配，即每个数据线都必须在0．65ns～0．75ns之间；③发送时钟和接收时钟以0．02ns匹配等长；④Tmargin＝0．2ns。有了上述拓扑结构样板和约束规则就可以将SPECCTRAQUEST或ALLEGRO导入到CONSTRAINS MANAGER中。当这些设计约束规则设置好后，就可以利用自动布线器进行规则驱动自动布线或人工调线。

图3 仿真波形

2 源同步时序关系及仿真实例

所谓源同步就是指时钟选通信号CLK由驱动芯片伴随发送数据一起发送，它并不象公共时钟同步那样采用独立的时钟源。在源同步数据收发中，数据首先发向接收端，经稍短时间选通时钟再发向接收端用于采样锁存这批数据。其示意图如图2所示。源同步的时序分析较公共时钟同步较为简单，分析方法很类似，下面直接给出分析公式：

建立时间：Tvb＿min＋(Tflt＿clk＿min－Tflt＿data＿settle＿delay＿max)－Tsetup－Tmargin＞0

保持时间：Tva＿min＋(Tflt＿data＿switch＿delay min－Tflt＿clk ＿max)－Thold－Tmargin＞0

其中，Tvb为驱动端的建立时间，表示驱动端数据在时钟有效前多少时间有效；Tva为发送端的保持时间，表示驱动端数据在时钟有效后保持有效的时间；其他参量含义同前。下面以通信电路中很常见的TBI接口为例介绍源同步时序分析及仿真过程。TBI接口主要包括发送时钟和10bit的发送数据、两个接收时钟和10bit接收数据。RBC0、RBC1为两个接收时钟，在千兆以太网中，这两个时钟频率为62．5MHz，相差为180°，两个时钟的上升沿轮流用于锁存数据。根据数据手册的时序参数，代入上式可得：

2．5＋?Tflt＿clk ＿min－Tflt＿data＿＿settle＿delay＿max?－1－Tmargin＞0

1．5＋?Tflt＿data＿＿switch＿delay min－Tflt＿clk ＿max?－0．5－Tmargin＞0

仿照前述分析方法：假设时钟、数据信号线的飞行时间严格相等，即时钟和数据完全匹配，然后分析它们不匹配带来的影响。上式变为?

1．5－Tmargin＞0

1－Tmargin＞0

可见，无论是建立时间还是保持时间都有很大的余量。经过仿真，发现数据和时钟完全匹配等长（以0．02ns匹配为例），仍有0．3ns的差别，即，

?Tflt＿clk＿min－Tflt＿data＿settle＿delay＿max?＜0．3

?Tflt＿data＿switch＿delay min－Tflt＿clk＿max?＜0．3

取Tmargin＝0．5ns得到时钟和数据的匹配为0．2ns，即数据和时钟的长度匹配不应超过0．2ns。

在实际仿真中首先就时钟和数据的信号完整性进行分析仿真，通过适当的端接匹配得到较好的接收波形。图3是一组无源端匹配和有源端匹配时钟线的不同仿真波形比较，从中可以看出首先进行信号完整性仿真的必要性。

篇7：PCB设计与信号完整性仿真

1 DDR2电路PCB设计步骤

DDR2电路的主要组成部分为控制器U1和DDR2存储器U3，此外还有一些小封装的串联电阻和旁路电容。

如图1所示，从U1到U3要形成一个电路隔离区，串联电阻在两者中间，而旁路电容在线路板的另一面。DDR2电路与其它电路隔离距离越大越好，推荐20 mil(1 mil=0.025 4 mm)以上。

在满足布线空间的情况下，控制器U1与DDR2存储器U3之间的距离越小越好。当图1中所示仅使用一个DDR2存储器时，二者的中心最好在同一条直线上。这样的布局是为了保证走线的长度，一般信号线长度控制在5 000 mil以内。旁路电容是在电源和地平面并联的体积很小的电容，要放在非常靠近需要旁路的引脚处，降低寄生电感，从而减少电源的高频阻抗参数。摆放旁路电容时，过孔仅当另一个高速旁路电容在另一面时才可以共用，否则会大幅增加寄生电感。

高速电路非电源线的线宽和过孔尺寸要结合空间的大小和印制板制作工艺来决定，本例中选择5 mil的信号线线宽与6 mil/18 mil的过孔，而电源线尽量做到20 mil的线宽。DDR2电路隔离区必须要有自己完整的地平面和电源平面。

2 信号完整性分析与应对方法

在DDR2电路中，飞行时间延迟和时钟偏移是最重要的信号完整性问题之一。飞行时间延迟是信号从驱动端传输到接收端，并达到一定电平之间的延时。时钟偏移是指由同样的时钟产生的多个子时钟信号之间的延时差异。由于DDR2信号的传输速度快、周期短，必须保证同组信号中第一个到达接收端并稳定的信号和最后一个到达接收端并稳定的信号之间的时间差不能大于一个周期。也就是说，飞行时间延迟和时钟偏移要控制在严格的范围内，否则就会造成数据混乱的现象。影响延迟的因素有很多，包括线长、线宽、铜厚、板层结构等。对于线长而言，直接严格控制PCB上走线的传输距离;对于其它因素，因为单位长度的线延迟是固定的，可以通过PCB的走线阻抗来控制。

2.1 等长控制

为调整时延一致，对于DDR2的时钟、地址控制线、数据、DQS等信号的等长要求很高，走线的具体要求如下:

对于时钟线(CK)、地址线、片选及控制线(DDR＿A、BA、CS、CAS、RAS、WE、CKE)，这一组线的标准长度为组中信号的最长曼哈顿距离，误差在±50 mil以内。时钟线要求精确匹配差分对走线，二者误差允许在25 mil以内，最好控制在5 mil。地址线，片选和控制线与时钟线尽量做到等长，可以比时钟线长，但绝对不能短，误差在100 mil以内。

对于数据线(DDR＿D,DQM)、时钟线(DQS)，这一组线的标准长度同样为组中信号的最长曼哈顿距离，误差在±50 mil以内。数据线与时钟线尽量做到等长，误差控制在±50 mil。为达到要求，走蛇形线是必不可少的，另外，一条信号线从控制器到DDR2存储器，长度并不是单指线长，还要把过孔，元件封装内部引线长度计算在内。图2～图5所示，即为DDR2电路的4层走线。

2.2 阻抗匹配

DDR2的PCB设计对于走线阻抗也是有严格要求的。差分线要求差分阻抗为100Ω，地址线、片选和控制线，数据线及数据时钟线的单端阻抗都应控制在50Ω。

PCB上走线的阻抗是传输线的固有属性，与走线宽度、PCB材料厚度和介电常数有关，所以，阻抗匹配具体的实现要通过PCB设计者和印制板制作厂家的共同努力来完成。Si9000是一款专门计算走线阻抗的软件，PCB设计者可以通过此软件计算DDR2走线中的差分阻抗和单端阻抗，以保证最终设计可以通过印制板制作厂家的对印制板结构的调整达到阻抗匹配的要求，图中为Si9000软件中计算单端阻抗和差分阻抗的示意图，图6中标示的元素即为影响阻抗计算的参数。

本例中的信号线线宽为5 mil，使用FR4板材，通过软件计算是可以达到阻抗要求的，所以与印制板厂家沟通即可实现阻抗匹配。

2.3 串扰

串扰是最常见的信号完整性问题之一，它存在于任何一对信号网络之间，且不可能被消除，只能减小。减小串扰的方法很多，但采取减小串扰的措施总会增加系统费用，因此，能够选用合适的方法使设计在容许的串扰范围内是至关重要的。

2.4 控制回流路径

在DDR2电路中，控制回流路径可以通过PCB的叠层设计来完成，每一个信号布线层都要有一个相邻的完整的地平面来提供最短的返回路径。

串扰与两个或多个信号及其返回路径之间的容性耦合和感性耦合有关，当返回路径不是均匀平面时，增加的感性耦合比容性耦合高很多，而要使一对信号回路之间的噪声保持在可接收的水平，他们的回路互感要尽量小;当返回平面是宽平面时，串扰最低，这时容性耦合与感性耦合相当;当返回平面与信号平面相邻时，返回路径的阻抗最小，地弹噪声也最小。所以，在良好的叠层配置基础上，DDR2电路下方电源铜和地铜应当完整且完全覆盖所有的DDR2电路信号。

2.5 增大走线间距

当信号沿传输线传播时，信号路径和返回路径之间将产生电力线，围绕在信号路径和返回路径周围也有磁力线圈。它们所形成的边缘场会延伸到周围的空间，距离导线越远的地方，边缘场耦合和串扰就越小，反之则越大。

所以，增加信号路径之间的间距和减小耦合长度是减小串扰最直观有效的方法。实验证明，把间距从1倍线宽增加到3倍，可以使远端串扰减小65%。在DDR2走线中，在空间允许的情况下，使走线间距为2～3倍的线宽，尽量减小平行线的耦合长度，就可以达到减小串扰的效果。

2.6 发射

信号无论在何处遇到阻抗突变就会发生发射，传输信号会失真，这是单一网络信号质量问题的主要根源。振铃是由源端和远端的阻抗突变、两端之间不断往复多次反射引起的。所以，如果至少在一端消除反射，就可以减小振铃。本例中用到的方法是在重要位置上放置一个或多个电阻，将电阻串联在控制器端，称为源端串联端接。在重要信号上串联电阻，这些电阻在印制板上均要靠近控制器放置。源端串联端接是点对点互连常用端接方式，端接电阻与控制器内阻之和应等于传输线的特性阻抗。

3 结束语

对于涉及信号完整性问题的工程师而言，仿真实验必不可少，但好的实践经验使设计周期和反复性大幅减小。因此，一个高速印制板设计，需要同时建立在灵活的经验运用和精确的仿真模型基础上。

摘要：随着现代高速电路设计的发展,DDR2因其内存强大的预读取能力成为许多嵌入式系统的选择。然而,DDR2的仿真工作不仅繁琐耗时量大,对EMI的仿真也比较困难,给PCB设计也带来了大量的工作难点。文中针对DDR2高速电路中存在的信号完整性问题进行了分析,提出了PCB设计要点。并以单个DDR2存储器与控制器间的PCB设计为例,对如何在减少仿真工作的情况下成功完成一个可用的设计进行了论述。

关键词：DDR2,PCB,信号完整性

参考文献

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[6]朱葛俊,崔景,张海全.电子设备PCB电磁兼容设计的分析[J].内蒙古电力技术,2005,23(5):26-28.

[7]阮琼,廖红华.高速电路板的信号完整性设计与仿真[J].湖北民族学院学报,2010,28(4):446-449.

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[9]周博远,于立新,褚军舰.IBIS建模和PCB信号完整性分析[J].微电子学与计算机,2010,27(10):111-113.

篇8：PCB设计与信号完整性仿真

Cadence公司的EDA工具是目前国内主流工具,Signoise是Cadence公司提供的信号完整性仿真模块,通过它可以控制与PCB Editor相应的限制条件。图2为布线前仿真时Signoise的工作流程。

Cadence公司的Allegro SPB15.2中进行SI分析的几种方式:

a.使用PCB Editor打开*.brd文件,进行必要设计,提取拓扑网络进行仿真。真正实现仿真的是Sig Xplorer程序;

b.直接打开Sig Xplorer建立拓扑结构进行仿真。

但仍存在不足之处:每次只能对一个网络进行一种类型的仿真。没有仿真设置的保存功能,如果需要进行二次仿真,设计师不得不重复设置。不能将仿真分析数据自动整理成文档,仿真工程师只能通过截图等方法提取EDA数据手动完成仿真分析报告。

信号完整性仿真自动化(SISA1.0)以Cadence公司的Allegro SPB15.2中的PCB Editor和Sig Xplorer为基础,用户在该软件界面上进行必要的设置,然后根据设置信息,控制Sig Xplorer自动地完成仿真分析工作,从而达到提高设计质量和效率的目的。用户通过该软件设置网络的仿真类型,拓扑结构,以及其他的一些仿真条件,依据设置条件控制EDA仿真软件运行,最后按照标准的模板,输出仿真报告。图3反应了该软件与其他应用软件的关系。

信号完整性仿真自动化实现了信号完整性分析软件Sig Xplorer的自动化仿真,具体指利用Visual C++6.0编写出仿真条件和控制条件界面,接受用户输入的仿真设置信息,通过Skill语言保存到原来的PCB文件*.brd的属性中,并通过专用接口(该接口通过仿真调用模块来实现)传递给Cadence信号完整性仿真软件Sig Xplorer,达到调用仿真工具的目的。整个仿真过程都是在Ca-dence仿真软件中进行的,本软件对整个仿真过程进行调度监控。最后利用Automation技术将仿真分析结果按照固定的格式输出到字处理软件Word;同时有日志文件记录软件工作状态及仿真信息。图4是SISA1.0整体的功能框图,图5是信号完整性仿真自动在SISA1.0中将实现以下功能:化整体流程图。

修改、保存当前*.brd文件属性项的功能;

仿真条件整理功能;

控制条件整理功能;

调用仿真工具功能;

调度监控仿真过程的功能;

日志输出功能;

摘要：当前,高速系统设计已成为电子设计领域的主流,而解决高速系统中信号完整性问题的EDA仿真工具仍有一定局限性,难以满足用户的需要。为此,本文提出信号完整性仿真自动化的概念及设计方案。

关键词：信号完整性分析,仿真自动化,布线

参考文献

[1]李玉山(.美)伯格丁(Bogatin,E.)著.信号完整性分析[M].北京:电子工业出版社,2005.

篇9：PCB设计与信号完整性仿真

1 LVDS信号约束设置

1.1 PCB板的叠层设置

根据TI参考手册,通常的叠层结构为LVDS信号层、电源层、地层和TTL信号层共4层[1],如图1所示。

但在实际设计中,由于叠层设计不可能单独列出多层,对于TTL和LVDS信号的地层也不需要进行分割,这样反而会破坏地层的完整性,因此在保证有完整地的情况下,可以对其他地层TTL和LVDS信号进行分割。总之,在保证地层完整的情况下,让LVDS信号和TTL信号尽量分离,最好是在不同的层进行布线。在文中PCB板的设计中,使用6层叠层结构:

TOP-GND1-INNER-POWER-GND2-BOTTOM,其中TOP和BOTTOM层走LVDS信号,INNER和GND2走LVTTL信号,这样既保持了信号的分层,也保持了完整的信号回流路径。

1.2 LVDS信号的阻抗控制

差分阻抗的不匹配会产生反射,有10%的阻抗不匹配就会产生5%的反射,所以要根据不同情况进行不同的匹配控制。LVDS信号的差分特性阻抗为100 Ω,对于LVDS信号发射端,采用差分对各自串联精度为1%的50 Ω的电阻进行匹配,在l vds信号的接收端,采用并联一个精度为1%的100 Ω的电阻进行匹配,这样既保持了信号传输的功率要求,又满足了阻抗控制的要求。在PCB叠层设置时,要注意叠层结构对于特性阻抗的影响。

1.3 差分信号对的处理

由于差分对相比于单端,需要两倍的信号线,所以设计的复杂程度也相对提高了,同时差分对具有导致EMI的潜在内因,容易耦合进共模干扰,导致输出EMI问题和相互之间的串扰问题。

针对在PCB板中可能存在的EMI、串扰、地弹等问题,采用不同的处理方式进行消除。

1.3.1 EMI(电磁干扰)

采用LVDS信号与其他信号进行分层布线,同时对于LVDS信号使用25 mil(1 mil=0.025 4 mm)地线包围,并且每隔一段距离用打孔接到“GND”层。并要求LVDS信号线尽量短一些。在PCB周围要用地覆盖,以保证信号不被辐射干扰[2]。

1.3.2 串扰

LVDS差分对之间的间距为小于等于线宽,差分对之间的间距为>3倍的线宽,这样可以减少不同LVDS对之间的信号耦合,避免引入共模噪声,同时在各个LVDS差分对的空间可以通过铺地,并打过孔到“GND”层,让不同l vds对之间的等效耦合电容为无穷小,以减少相互之间的串扰[3]。

1.3.3 地弹

所谓“地弹”,是指芯片内部“地”电平相对于电路板“地”电平的变化现象。以电路板“地”为参考,就像是芯片内部的“地”电平不断的跳动,因此形象的称之为地弹(Ground Bounce),在设计中,对于信号的回流路径进行处理,让信号路径和回流路径尽量靠近,增大之间的互感,同时对于回流路径要避免分割现象的发生,去耦电容要尽量靠近信号的地引脚[5]。

1.3.4 长度匹配

LVDS信号频率可达到600 MHz以上,所以差分线要求严格等长,差分对内最好不超过10 mil,如果频率低于600 MHz,这个约束值可以适当放宽,但最大应不超过75 mil[4]。不同LVDS对间的布线最大差值不超过200 mil。在Cadence16.3的约束设置中,设置如表1所示。

1.4 总结

在高速信号下载器中,LVTTL转LVDS信号的转换采用TI的sn55lvds31(发送)和ss55lvds32(接收)芯片进行,最高可以达到800 Mbit/s的传输速率。

根据设计要求,对于LVDS信号的布线,总结出以下基本原则:

(1)LVDS信号与TTL信号应相互隔离,最好设置在不同层面上,之间由电源层或地层隔离。

(2)LVDS信号尽量不要有过孔,跨平面分割会造成阻抗不连续。

(3)差分对内要保持间距一致、平行走线,线间距应小于等于线宽。

(4)差分对间的对内间距保持在10倍以上,差分对间应放置隔离用的接地过孔,每10～25 mil放置一个。

(5)SN55LVDS31/32要尽可能靠近接插件,连线距离越短越好。

(6)差分对应等长走线,以防止信号间相位差导致的电磁辐射。

(7)使用精度为1%的100 Ω表贴电阻,靠近SN55LVDS32输入端放置(距离不能超过500 mil,应控制在300 mil以内),以匹配传输线的差分阻抗[5]。

应避免90°走线,可使用圆弧或45°折线。

(8)LVDS和TTL电平的电源层、地层应分开。

2 LVDS信号仿真分析

仿真主要经过的步骤为,在Tools-Setup Advisor中设计电源网络和标号,并进行ibis模型的分配,在Cadence中Ibis模型通过Ibs2dml工具转化为可用的数据格式,对于电容、电阻等无源器件,可以自己建立Espice模型,下面通过约束管理器进行拓扑的提取,对于要提取的网络使用SigXplorer工具进行,之后即可进行各种仿真。提取的网络拓扑结构如图3所示。

2.1 PCB板叠层设计

使用Cadence16.3的SI工具进行信号完整性的仿真。

设计采用6层板的叠层结构,经过合理安排叠层厚度,通过Allegro计算,表面微带线宽6 mil线间距6 mil时,阻抗理论计算值分别为103和99.4 Ω。符合阻抗控制要求。内层没有走差分线,线宽设置为5 mil[6]。

2.2 LVDS差分对的波形分析

LVDS信号线之间的等距是为保证两者差分阻抗一致,减少反射。差分对的两条线之间要保持平行,防止耦合共模干扰。在叠层设置中,保持平行是为了保持阻抗连续,否则会产生延迟和抖动[7]。通过S参数分析差分对阻抗(Differential Impedance)。从仿真如图3所示,S11在0～3.0 GHz 的频域范围内,其最劣化的指标为:-16.770 dB以下,S22(虚线的曲线)也不劣于-17 dB。这说明该差分对的差分阻抗连续性很好[8]。

通过Hspice的IN,OUT仿真,可以看出差分对良好的对称性[9]。

3 结束语

LVDS在航天军工等方面具有广泛的应用,但是由于信号完整性的问题考虑不够,经常出现设计问题,文中从基于LVDS的高速信号下载器的约束设计进行论述,通过仿真研究,达到了设计目的。

参考文献

[1]TI Conpration.LVDS Application and data handbook[M].USA:TI Conpration,2010.

[2]傅玲.多路串行LVDS信号转发电路的设计与实现[J].电子元器件应用,2009(11),50-53.

[3]TI公司.接口手册[M].美国:TI公司,2009.

[4]TI Conpration.SN55LVDS31datesheet[M].USA:TI Con-pration,2008.

[5]TI Conpration.SN55LVDS32datesheet[M].USA:TI Con-pration,2008.

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[7]邵鹏.高速电路设计与仿真分析[M].北京:人民邮电出版社,2009.

[8]MONTROSE M I.EMC and printed circuit board theory de-sign and layout[M].北京:人民邮电出版社,2007.