数字频率合成器

2024-08-03

数字频率合成器（精选九篇）

数字频率合成器篇1

关键词：数字化锁相环,环路滤波器,程序分频器

0 引言

随着数字集成电路的发展, 数字集成锁相环在低相噪、低杂散、捷变频等间接式频率合成技术中得到了广泛的应用。利用Q3236实现频率合成, 具有简单、可靠、体积小、易于调试和模块化等优点。

1 Q3236内部结构及应用

Q3236为美国Qualcomm公司推出的单片集成锁相环, VCO输入频率达2GHz。鉴频/鉴相频率达100MHz, 鉴相灵敏度为0.302mv/Rad。该芯片提供有强大的并行、串行以及直接数字接口。本系统采用集成芯片Q3236, 运用锁相和数字分频器相结合的技术对信号频率进行四则运算, 谐波分量是利用锁相环的窄带滤波特性加以滤除的, 由于不采用传统的谐波发生器、倍频器等器件, 从而使频率合成器结构简单, 造价低, 并且有良好的相位噪声特性。其频率合成原理框图如图1所示:

2 设计方案

具体电路由晶体振荡器、锁相环电路、环路滤波器、VCO, 放大电路等组成。锁相环电路采用数字化锁相环Q3236, 应用它的双模式鉴频/鉴相器, 既能降低相位噪声的模拟工作状态, 又能提高鉴相频率, 增加环路带宽的数字工作状态的双重功能, 也即当环路进行频率捕捉时, 它以鉴频工作方式工作, 当进入相位锁定区域, 就转为鉴相方式工作, 所以它能够使环路快速自动入锁, 无需扩捕电路。在电路设计过程中, 不需要加入频率预制时间, 这样有助于提高频率捷变时间、降低相位噪声, 也能够满足频率合成器要求较高的频谱纯度、捷变速度和频率点数的要求。

2.1 锁相环电路

使用Q3236来实现锁相环电路, 只需外加环路滤波器和VCO, 参考分频比和分频比均采用外部控制模式。由÷10/11双模前置分频器、M和A计数器组成的吞脉冲分频器组成程序分频器, 通过一定的微处理程序控制来设置和改变分频器, 实现不同的输出频率。

在本系统中, VCO的输出频率范围一定, 因此分频器的控制码采用预置定标模式, 采用了M计数器和A计数器, 则输出频率与鉴相频率的关系为:

根据N取值范围, 则可分别求出M和A与R每个值所对应的值。

M=Integer{N/10}-1 M的值有M (M8~M0) 计数器配置;

A=N-10× (M+1) A的值有A (A3~A0) 计数器配置;

R= (Fref/Fpd) -1 R的值有R (R5~R0) 计数器配置。

而锁相环的输出频率与输入的参考频率有如下关系:

Q3236中的M, A, R计数器, 其值可通过三种方式置入, 即并行、串行和直接预置, 而R计数器只能通过直接预置方式对计数器置数。本系统采用控制单元直接预置M, A, R计数器值的方式, 电路结构简单, 便于系统同步, 控制精确。

2.2 环路滤波器

在环路中, 由于Q3236的鉴频/鉴相器在两差分输出中引入了一个固定的偏置脉宽。该方法有效的抑制了非线性问题, 但产生了一个满幅的窄脉冲输出, 被传递为一个稳定的含有丰富鉴相器频率谐波的大幅度输出, 影响环路输出性能。因此采用增加预积分的有源比例积分滤波器如图2。

环路滤波器的各电阻、电容值的取法如下:

根据参考晶体振荡器和VCO的相位噪声曲线, 取其交点处所对应的频率值作为环路带宽, 再取一个较为适当C2的电容值, 就可以根据下面的公式计算出电阻值。

其中:KV是压控灵敏度;

Kφ是鉴相灵敏度;

ξ是阻尼系数一般取0.85;

ωn由具体电路而定。

该低通滤波器的截止频率:FC=2/ (π×R1×C1) , 按照经验公式取:ωc=10ωn。

电路调试过程中, 这些电阻、电容的值需要在一定范围内适当调整, 才能满足要求。后面的一些参数也是如此。

另外, 为了抑制输入参考信号和反馈信号的歪斜、消除鉴相“死区”、减弱锁相环的抖动。在预积分滤波器前插入一种可调的相位校正补偿电路。

2.3 直流放大器

如果鉴相器两个输出高电平的不对称和运算放大器的输入电压失调都会引起环路本身的相位误差, 导致鉴相增益变化, 使得环路不稳定, 因此在环路中必须加入直流放大器对电平进行必要的调整和放大, 保证鉴相增益的对称性, 增加同步范围和捕捉范围。

本电路中选用超高速, 超低噪声很好, VCO输出频率范围合适, 驱动能力强的宽带放大器。由三极管AT42035做直流放大器, 并用三极管YM5作为恒流源和一些分立元件组成。

2.4 压控振荡器 (VCO)

压控振荡器是锁相频率综合器的关键部件, 要求频率稳定性很高, 否则会造成整机错锁。采用变电容管调谐, 就可以改变振荡回路的谐振频率。具有调谐速度较高, 电压控制曲线比较好。在本电路中采用进口的MRF581型微波低噪声晶体管与KV170型变容二极管做成半集中参数的微波压控震荡器。

2.5 晶体振荡器

晶体振荡器是频率合成器中关键的部件, 它的好坏直接关系到整个系统的性能。本电路根据要求的性能指标和所需频点, 选用10MHz的晶体振荡器, 并做可靠性与稳定性处理。

3 系统指标

由于系统中使用Q3236数字锁相环构成1025MHz~1150MHz的频率源指标如下:

1) 输出功率都应大于+10dBm;

2) 杂散优于-60dBc;

3) 频偏小于±5×10-5;

4) 波道转换时间不大于1s。

实际生产、调试、测量中均满足系统指标。

4 结论

本文介绍的利用数字化锁相环Q3236实现的频率合成器在实际生产中得到很好的应用, 软件工作量也较少, 调试方便。在国内十分广泛地运用与雷达、通信、电子对抗和制导武器等系统中。

参考文献

[1]Q3236PHASE-LOCKED LOOP FREQUENCY SYNTHESIZER.QUALCOMM Incroporated U.S.A, 1994.

[2]高玉良, 等著.现代频率合成与控制技术[M].北京:航空工业出版社, 2002, 9.

[3]黄勇, 王家礼.利用Q3236设计的微波锁相环.中国电子学术会议论文全文数据库, 2005.

新型数字化可编程频率合成器篇2

摘要：频率合成器是从一个或多个参考频率中产生多种频率的器件。它在信息通信方面得到了广泛的应用，并有新的发展。本文主要介绍新型数字化可编程频率合成器的原理、特点及其在传输测量仪中的应用。关键词：PLL频率合成器可编程控制

随着数字技术的飞速发展,使频率合成技术也跃上了一个新的台阶。传统的频率合成器,通常从一排晶体振荡器产生的各种频率通过开关进行频率混合,或者采用锁相(PLL)技术实现频率合成。如在八十年代初研制的载波群路自?馐砸中使用的频率合成器即是PLL技术,其原理见图1：

图1采用PPL技术的频率合成器方框图

该合成器是由程序分频器、鉴相器及压控振荡器三大部分组成,从晶振束的100KHz标准信号经100分频后得1KHz的基准频率fR,压控振荡频率f1通过程序分频得到频率fM,fM和fR同时加到鉴相器进行比较。只有当fR和fM完

全同频同相时,环路平衡被锁定,即fR=fM。可见,当环路锁定时,压控振荡器的输出频率完全决定于程序分频器的分频比,即f1=M・fR,只要改变分频比M,便可使f1改变,从而得到所需的各个频率点。在群路自?馐砸中,从2.5-4.2MHz频段内,产生43个频率点。

使用PLL技术实现的频率合成器在性能上较之RC、LC振荡源有很大提高,但外围电路复杂,且受外界干扰,分辨率难以提高,其他指标也不理想。近年来，数字化可编程频率合成器(简称DDS)的出现,使频率合成技术大大地前进了一步。推出的DDS9850其频率分辨率0.0291Hz,频率准确度可控制到4×109分之一,噪音电平-70dB以下,谐波失真衰减≥55dB,先进的CMOS工艺不仅使AD9850性能一流,而且功耗小,在3.3V供电时,仅为155mW,其基本结构框图见图2。

图2中正弦查询表是一个可编程存储器(PROM),存有一个或多个完整周期的正弦波数据,在时钟fc的驱动下,地址计数器逐步经过PROM,地址中相应的数字信号输入到N位数模转换器(DAC)的输入端，DAC输出模拟信号,经低通滤波器(LPF),可得到一个频谱纯净的正弦波。

图2可编程控制DDS系统

系统的核心是相位累加器,它由一个加法器和一个N位相位寄存器组成,一般为24～32位,每束一个时钟fc相位寄存器以步长M增加。相位寄存器的输出与相位控制字相加,然后输入到正弦查询表地址上,正弦查询表包含一个周期正弦波的数字幅度信息,每个地址对应正弦波中0度～360度范围的一个相位点。查询表把输入的地址相位信息映射成正弦波幅度信号,驱动DAC输出模拟量。

图3DDS9850功能框图

相位寄存器,每经过2↑N/M个fc时钟后回到初始状态,相应的正弦查询表经过一个循环回到初始位置,整个DDS系统输出一个正弦波,周期为T0=Tc・2↑N/M,频率fout=M・fc/2↑N,相位累加器输出N位并不全部加到查询表,而要截断仅留高端13～15位,减小了查询表长度,但并不影响频率分辨率。DDS9850控制简单,可用8位并行口或串行口直接输入频率,相位等控制数据,其工作原理如图3。

它采用32位相位累加器,截断成14位,输入正弦查询表,查询表输出截断成10位输入到DAC。DAC输出两个互补的模拟电流接到滤波器上,外接一电阻RSET调节DAC满量程输出电流,其调节关系是ISET=32(1.248V/RSET),

满量程电流为10～20mA。

DDS9850内部有高速比较器接到DAC滤波输出端,就可直接输出一个抖动很小的脉冲序列,此脉冲输出可用作ADC器件的采样时钟。9850用5位断据字节控制相位,允许相位按增量180度、90度、45度、22.5度、11.25度移动

或进行组合。

DDS9850有40位寄存器,32位用于频率控制,5位相位控制,1位电源休眠功能,2位厂家保留测试控制,这40位控制字可通过并行方式或串行方式装入到DDS9850。在并行装入方式中,通过8位总线D7....D0重复5次装入寄存器,在FQ-VD上升沿把40位数据从输入寄存器装入到频率和相位及控制数据寄存器,从而更新DDS输入频率和相位,同时把地址指针复位到第一个输入寄存器。在串行装入方式中,W-CLK上升沿把25脚(D7)的一位数据串行移入,移动40位后,用一个FR-VD就可以更新输出频率和相位。

以上介绍了DDS9850的原理,从使用的角度来看,数字化可编程频率合成器不仅从电路设计上较以前传统的`频率合成器有了很大的改变,而且在现场使用中也可以根据送入的数字控制信号得到所需频率的信号输出,同时输出信号的指标也较传统的频率合成器有了很大的提高。

图4HX-11传输测试仪

我们已经把DDS9850用在HX-11传输测试仪中,该传输测试仪是针对电力载波通信而设计的,主要用于电力载波线的电平、增益、衰减、防卫度等特性的测试,还可作电平指示、频谱分析和导频测量。在仪器的设计上,一方面采用了LCD全汉字显示,使操作非常方便；另一方面应用了DDS技术,使稳定性和频率精度提高。其原理见图4,DDS9850在电路中作为本振产生频率和相位可调的-9dB正弦波信号fdds,输入频率信号经放大或衰减后得到-40dB的电平信号,此信号与本振信号进行混频,然后送到窄带带通滤波器(LPF),输出的信号再经整流,得到直流输出。当DDS9850产生的频率与输入频率的差值等于窄带带通滤波器的中心频率时,滤波器有一定的输出,否则,滤波器输出为0。这样只要测量经过整流过的直流信号电压,就可将输入信号的频率,幅度,稳定性测量出来。运用此方法,关键在于本振信号的产生。传统上采用LC模拟电路或PLL技术来实现频率合成,在频率的精确定位上不易实现,从而造成精度不高、测量不方便等因素,使整机的精度和使用都达不到理想水平。现在采用了数字化可编程频率合成器DDS9850后弥补了这些缺点。

由于DDS9850外围设计简单,控制方便,并且输出信号纯净,几乎不含噪声,非常适合精确频率合成方面的应用。在实际使用中,数字化可编程频率合成器DDS9850还可应用于信号发生器、扫频仪或通讯载波领域中。

参考文献

AnalogDevicesInc.CMOS125MHZCompleteDDSSynthesigerDateSynthesigerDataSheet.

2.WaltKester.HighSpeedDesignTechnigues,DevicesInc.1996

数字频率合成器篇3

关键词：DDS,VHDL,Max+PlusⅡ,流水线

20世纪60年代末,伴随数字集成电路与微电子技术的发展出现了直接数字频率合成器(DDS),它与传统的频率合成技术相比较,具有极高的频率分辨率与稳定度、转换时间短、输出信号的频率、相位、幅度可控等诸多优点,易于实现调频、调相、调幅等多种信号,因而得到广泛应用。本文从DDS的电路结构与具体参数的设计出发,详细论述了DDS的VHDL语言实现过程,给出了频率控制字长为24位的完整的VHDL代码。

1 DDS的工作原理

目前,比较广泛使用的一种DDS设计方案是查找法,如图1所示,其基本工作原理是通过频率控制字的累加与相位控制字相加形成访问波形表的地址,然后通过地址映射,输出波形的幅度信息给DAC电路,再通过DAC中的LPF,得到相应的波形信号。

以正弦信号合成为例,设输出信号的频率为fo,在不考虑初相位的条件下,其瞬时相位:θ=2πfot,一个Tclk内,相位的变化总量为:

与Δθ相对应的N位量化值AΔθ=Δθ/(2π/2N)=2N·fo/fclk,通过控制AΔθ的取值,就可控制输出信号的频率fo与最小分辨率Δfo=fclk/2N。

实际当中,确定相位量化字长N的大小,并不是任意的,它既取决于上面两个因素,也与量化信噪比有关。文献[7]给出了较为详细的讨论。如正弦波合成时,相位量化的信噪比与幅度量化的信噪引起的总信噪比估计为:

其中D为正弦信号振幅量化字长。

相位量化字长N越大,所需的查表法空间越大,因此设计DDS时,要合理选择N,D的大小。当N,D取定后,应根据波形特点,进一步采用ROM压缩技术减小所需单元的数量。如合成正弦信号时,可根据信号的对称性仅存储的幅度值这样可以将大小压缩为原来的1/4。

2 VHDL语言实现

程序设计包含三个部分:数据输入、相位累加和ROM查找,分别由三个进程实现。data in进程:在WR=0并CLK=1时,写频率控制字;phase add进程:在CLK上升沿,做相位累加,并取累加结果的高12位的低10位用于ROM表的地址,其最高位与次高位分别送s 1和s 2用来正弦相位区间控制;lookfor rom进程:在CLK上升沿,按照phase add进程提供的地址寻址,并对寻址结构按s 1和s 2所划分的四个象限进行数据处理,并将处理的结果输出。相位控制的具体操作如表1所示。

说明:x是地址x按位取反;[x]是取地址为x单元的数据再取补。

下面程序为正弦DDS的VHDL实现。相位量化字长为24 b,振幅量化字长采用10 b。完整的程序代码如下:

程序中的component dds rom元件可通过Max+PlusⅡ的File菜单中的MegaWizard Plug-in Manager创建一个LPM ROM,名为dds rom.vhl,该元件创建前,需按照图2所示的mif文件格式创建一正弦波形数据文件(如名为:sin data.mif),该数据文件存有正弦1/4周期波形数据。

由于波形数据文件中数据较多,可通过C语言编程生成数据,生成正弦波形采样数据文件的C程序代码如下:

将这个C语言程序存为singen.c,编译链接后生成singen.exe,即可在DOS命令行下执行:

就可以生成.mif文件中的波形数据。

3 结语

文中有关代码均是通过Max+PlusⅡ10.2编译通过的,读者可稍加修改就可以用于自己的实际系统设计。相位累加器可采用流水线型超前进位加法器实现,同时可增加同步相位取模器以改善DDS的性能,或采用算法代替波形的使用。

参考文献

[1]张卫杰,吴琼之.新一代CPLD及其应用[J].电子技术应用,2003,29(7):63-66.

[2]查光明,熊贤祚.扩频通信[M].西安:西安电子科技大学出版社,1992.

[3]赵鑫.VHDL与数字电路设计[M].北京:机械工业出版社,2005.

[4]Stefan Sjoholm Lennart Lindh.用VHDL设计电子线路[M].边计年,薛宏熙,译.北京:清华大学出版社,2000.

[5]罗苑棠.CPLD/FPGA常用模块与综合系统设计[M].北京:电子工业出版社,2007.

[6]罗朝霞,高书莉.CPLD/FPGA设计与应用[M].北京:人民邮电出版社,2007.

[7]张冠百.锁相与频率合成技术[M].北京:电子工业出版社,1995.

[8]张华桦.基于FPGA的直接数字频率合成技术设计与实现[J].国外电子元器件,2003(12):30-35.

[9]张华桦.基于VHDL编程的DDS设计[J].舰船电子对抗,2007,30(2):102-105.

课程设计----数字频率计篇4

设计课题: 数字频率计作者：

李成赞≦

专业: 08信息工程班级:（2）班

学号: 3081231201 日期 2009年6月5日——2009年6月17日

指导教师: 廖东进

设计小组其他成员：叶昕瑜史海镔陈福青姚闽梁芳芳

衢州职业技术学院信息与电力工程系

前言

一、频率计的基本原理：

频率计又称为频率计数器，是一种专门对被测信号频率进行测量的电子测量仪器。其最基本的工作原理为：当被测信号在特定时间段T内的周期个数为N时，则被测信号的频率f=N/T。

频率计主要由四个部分构成：时基（T）电路、输入电路、计数显示电路以及控制电路。在一个测量周期过程中，被测周期信号在输入电路中经过放大、整形、微分操作之后形成特定周期的窄脉冲，送到主门的一个输入端。主门的另外一个输入端为时基电路产生电路产生的闸门脉冲。在闸门脉冲开启主门的期间，特定周期的窄脉冲才能通过主门，从而进入计数器进行计数，计数器的显示电路则用来显示被测信号的频率值，内部控制电路则用来完成各种测量功能之间的切换并实现测量设置。

二、频率计的应用范围：

在传统的电子测量仪器中，示波器在进行频率测量时测量精度较低，误差较大。频谱仪可以准确的测量频率并显示被测信号的频谱，但测量速度较慢，无法实时快速的跟踪捕捉到被测信号频率的变化。正是由于频率计能够快速准确的捕捉到被测信号频率的变化，因此，频率计拥有非常广泛的应用范围。

在传统的生产制造企业中，频率计被广泛的应用在产线的生产测试中。频率计能够快速的捕捉到晶体振荡器输出频率的变化，用户通过使用频率计能够迅速的发现有故障的晶振产品，确保产品质量。

在计量实验室中，频率计被用来对各种电子测量设备的本地振荡器进行校准。在无线通讯测试中，频率计既可以被用来对无线通讯基站的主时钟进行校准，还可以被用来对无线电台的跳频信号和频率调制信号进行分析。

1、设计要求

数字频率计

2、第一章系统概述

3、第二章单元电路设计与分析 3.1 数字频率计的基本原理 3.2 数字频率的设计 3.2.1 放大整形电路

3.2.2 时基电路

3.2.3 逻辑控制电路 3.2.4 输出实现器

4、第三章总结设计

附录A 系统电路原理图

附录B 元件清单

附录C 参考文献

设计要求

电子课程设计报告格式：

每人必须写出一份4000字以上设计总结报告，总结报告应包括以下内容：

题目名称、前言、目录、鸣谢、元器件明细表、附图、参数文献。

其中，前言应包含设计题目的主要内容、资料收集工作的简介。正文参考格式如下：

第一章系统概述

简单介绍系统设计思路与总体解决的可行论证，各功能块的划分与组成，全面介绍总体工作或工作原理。

第二章单元电路设计与分析

详细介绍个单元电路的选择、设计及工作原理分析，并介绍有关参数的计算及元件参数的选择等。

第三章总结

简单介绍对设计题目的结论性意见，进一步完善或改进的意向性说明，总结设计课程的收获与体会。

元器件明细表主要用于列出本次课程设计中所用到的全部元器件。

附图要求用2#以上图纸画出总原理接线图，参考文献格式如下：

序号作者名书刊名出版社出版时间（刊号）

数字频率计（设计要求）：

数字频率计是用来测量正弦信号、矩形信号等波形上工作频率的仪器，其测量结果直接用十进制数字显示。本题要求采用中、小规模集成芯片设计集成有下列功能的数字频率测量计：

被测信号的频率范围为1Hz—100KHz，分成两个频段，即1—999Hz、1—100KHz，用三位数码管显示测量数据，测量误差小于5%。

数字频率计

第一章系统概述

为了使计数器被测信号的频率范围为1—999Hz、，用三位数码管显示测量数据。

第二章单元电路设计与分析

一、数字频率计测频率的基本原理

所谓频率，就是周期性信号在单位时间(1s)内变化的次数。若在一定时间间隔T秒内测得这个周期性信号的重复变化次数为N，则其频率可表示为：

f=N/T

图1——数字频率计的组成框图和波形图

图1是数字频率计的组成框图。被测信号v x 经放大整形电路变成计数器所要求的脉冲信号I，其频率与被测信号的频率f x 相同。时基电路提供标准时间基准信号II，其高电平持续时间t1=1 秒，当l秒信号来到时，闸门开通，被测脉冲信号通过闸门，计数器开始计数，直到l秒信号结束时闸门关闭，停止计数。若在闸门时间1s内计数器计得的脉冲个数为N，则被测信号频率f 逻辑控制电路的作用有两个：一是产生锁存脉冲IV，使显示器上的数x =NHz。字稳定；二是产生清“0”脉冲V，使计数器每次测量从零开始计数。

各信号之间的时序关系如图1所示。

二、数字频率计的电路设计

基本电路设计

数字频率计的基本框图如图1所示，各部分作用如下。

①放大整形电路

图2——放大整形电路图

放大整形电路由晶体管3DG100与74LS00等组成，其中3DGl00组成放大器将输入频率。为f 三角波等进行放大，与非门74LS00构成施密特触发器，它对放 x 的周期信号如正弦波、大器的输出信号进行整形，使之成为矩形脉冲。

②时基电路

图3——时基电路

时基电路的作用是产生一个标准时间信号（高电平持续时间为 1s），由定时器555构成的多谐振荡器产生。若振荡器的频率 f0 1/(t1 t 2)0.8Hz，则振荡器的输出波形如图1中的波形II所示，其中t1=1s，t2=0.25s。由公式t1=0.7(R1+R2)C和t2=0.7R2C，可计算出电阻R1、R2及电容C的值如图。

③逻辑控制电路

图4——逻辑控制电路

根据图1所示波形，在计数信号II结束时产生锁存信号IV，锁存信号IV 结束时产生清“0”信号 V。脉冲信号IV和V可由两个单稳态触发器74LS123产生，它们的脉冲宽度由电路的时间常数决定。

设所存信号IV和清“0”信号V的脉冲宽度tw相同，如果要求tw=0.02s，则得：

tw=0.45RextCext=0.02s

若取 Rext=10kΩ，则 Cext=tw/0.45Rext=4.4μ

F。

由74LS123的功能（见下表1）可得，当 1R 1B 1 触发脉冲从1A端输入时，在触D

发脉冲的负跳变作用下，输出端1Q可获得一负脉冲，其波形关系正好满足图1所示的波形IV和V的要求。手动复位开关S按下时，计数器清“0”。

表1——74LS123功芯片能表

④输出实现器

图5——频率计算器

表2——74LS90的不同接线方法

锁存器的作用是将计数器在1s结束时所计得的数进行锁存，使显示器上能稳定地显示此时计数器的值。如图所示，1s计数时间结束时，逻辑控制电路发出锁存信号IV，将此时计数器的值送译码显示器，选用两个8位锁存器74L273可以完成上述功能。当时锁存信号CP的正跳变来到时，锁存器的输出等于输入，从而将计数器的输出值送到锁存器的输出端。

高电平结束后，无论D为何值，输出端的状态仍保持原来的状态不变，所以在计数期间内，计数器的输出不会送到译码显示器。

表3——74LS273功能表

表4——74LS4

第三章结束语

①设计总结

简易的数字频率计基本完成，各Vcc接电源正极，各开关控制电路的各个部分。整个电路综合使用了与门、非门、555定时器、显示器、74LS48译码器、74LS273锁存器、74LS90计数器等等的逻辑器件和施密特、可重触发器等模拟电子器件。

②设计心得、体会

本次课程设计由李成赞同学总设计，在廖东进老师辅导下顺利完成啦。通过本次的课程设计，加深了我对数字电子技术模拟电子两门课程的理解，强化了我对相关知识的记忆，提高了我对所学知识的应用。这极大扩展了我的视野，更加激发了我对这门课程的热爱，在设计的过程中，由于综合应用了各种学习、应用软件，例如：word、auto CAD、Multisim等，不但体改了技能，还能从中获得了成就感。通过这次设计，我完全知道了团队合作的所带来的快乐，集体的力量的强大性！我定位了我自己，发现自己的优势和不足，并且勉励自己不断进步，并对未来充满信心。

再此感谢给与指导的廖东进老师、李培江老师、黄云龙老师的指导。对本课程设计的的大力支持。

附录A

：

系

统

电

路

原

理

附录B：元件清单

数字频率合成器篇5

随着通讯, 宇航和遥控遥测技术的不断发展, 对信号频率的调控, 稳定度和准确度的要求不断提高。频率合成器就是以一个或少量的高准确度和高稳定度的标准频率作为参考频率, 导出多个或大量的输出频率, 这些输出频率的准确度和稳定度与参考频率是一致的。锁相环是一种很有效的信号处理技术, 它能严格跟踪相干信号频率。利用锁相环构成的频率合成器电路结构简单, 输出频率成分频谱纯度高, 是一个较好的频率转换系统。

1 电路总体设计思路

该锁相环数字频率合成器实现的主要技术指标为:输入频率fi=100 Hz;输出频率fo=100 Hz~99.9 k Hz;分频系数N为1~999之间的任意整数。其总体框架如图1所示:

其中振荡源发生器由555定时器完成。相位比较器、压控振荡器和低通滤波器由锁相环CD4046及外围元件组成。N分频电路由三组可预置分频器分别对应分频比N的百位、十位、个位级联完成, 各组均由可预置数BCD同步1/N减计数器CD4522和BCD码的拨盘开关组成。

工作原理:按所需分频比N, 先预置各位的数据, 由555定时器产生的电信号作为输入信号 (参考信号) fi输入4046相位比较器一端, 从压控振荡器输出信号fo经可预置分频器 (N分频) 合成后得反馈信号fb加到相位比较器的另一端, 两个输入信号在相位比较器中进行相位或频率比较, 然后将比较结果作为误差电压输出。误差电压与两个信号之间的相位差成正比, 经过低通滤波器除高频成分后, 以其直流分量控制VCO, 进而改变反馈信号的频率。当两个信号的频率相等且存在有限的相位差时, 锁相环就达到锁定状态[1]。即fb=fi, fb=fo/N得fo=Nfi因此, 当fi保持不变, 改变可预置分频器的分频比N, 压控振荡器的输出频率fo (也就是频率合成器的输出频率) 就会相应改变。由此可知, 本设计的频率合成器电路, 只要输入固定信号频率fi=100 Hz, 当N变化时, 就可以得到一系列N倍频率的输出信号fo。

2 模块设计

2.1 用555定时器实现振荡源的设计

555定时器是一种将模拟功能和逻辑功能巧妙地集成在同一硅片的集成电路, 利用它能极方便地构成施密特触发器、单稳态触发器和多谐振荡器。由于使用灵活、方便, 所以555定时器在波形的产生与变换、测量与控制、家用电器、电子玩具等许多领域中都得到了应用[2]。本设计用555定时器外接一些元件构成输出频率为100 Hz的多谐振荡器, 其电路设计如图2所示:

在多谐振荡器中接入了二极管D1和D2, 电容的充电和放电电流流经不同的路径, 在R16=R17时, 便可输出占空比为50%的波形图, 这时电路稳定可靠, 它的振荡周期T= (R16+R17) C7ln2[2], 要输入频率fi=100 Hz, 取C=1μF则可求得R16=R17=7 k。

2.2 锁相环系统设计

锁相的意义是相位同步的自动控制, 能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环, 简称PLL。锁相环主要由相位比较器 (PD) 、压控振荡器 (VCO) 、低通滤波器 (LPF) 三部分组成。它是一个以相位误差为控制对象的反馈控制系统, 是将输入的参考信号与压控振荡器输出的反馈信号之间的相位进行比较, 产生相位误差电压来调整压控振荡器输出反馈信号的相位, 从而使压控振荡器输出反馈频率与输入信号频率相一致。在两者频率相同而相位并不完全相同的情况下, 两个信号之间的相位差能稳定在一个很小的范围内。

CD4046是通用的CMOS锁相环集成电路, 内部结构包含有两个相位比较器 (PD) 、压控振荡器 (VCO) 、缓冲放大器、输入信号放大与整形电路、内部稳压器等[1]。在用CD4046构成一个完整的锁相环系统时, 根据CD4046的内部构件, 需要外接低通滤波器和一些阻容元件。构成的锁相环系统原理图如图3所示:

(1) LPF低通滤波器

低通滤波器是锁相环必不可少的组成部分, 它滤除相位比较器输出信号中的高频谐波, 允许直流或低频通过, 即把相位比较器的输出转变为平滑的直流控制电压, 并将此电压送到压控振荡器作为振荡控制信号[1]。

低通滤波器中阻容元件的选择既要避免环路进入自激, 又要保证对输入频率的变化有较快响应速度, 通常R4R3, 可以消除环路的过冲和振荡, 本设计中具体数值为R3=100 kΩ, R4=5 kΩ, C2=68 n F。

(2) VCO压控振荡器的外接元件选择

为了保证VCO的正常启动, 外接元件R1、R2和C1是必不可少的。4046的VCO是个线性压控振荡器, 输入控制电压与振荡频率成正比。即:当VCIN=0时, 振荡输出频率f=fmin=0;当VCIN=VCC/2时, 振荡输出频率等于中心频率fo即f=fo;当VCIN=VCC时f=fmax[1]。根据集成电路生产厂商提供的中心频率fo与C1、R1的函数关系曲线图和fmax/fmin与R2/R1的函数关系曲线图就能方便地设定外接阻容元件值。本设计取R1=10 kΩ、R2悬空、C1=20 p F。

2.3 可预置分频器的设计

本设计频率合成器的电路构成和锁相倍频电路是一样的, 仅仅分频器采用可变分频器。即在锁相环路的反馈支路中, 接入可变分频器, 控制可变分频器的分频比N就可得到若干个N倍频率的输出信号。

CD4522是可预置数BCD同步1/N减计数器集成电路, 在CD4522的预置输入端P0~P3连接BCD拨盘开关, 同时为保证预置输入端在悬空时也为低电平, 均经下拉电阻接地。如图4所示:

单片CD4522可预置分频器工作过程是这样的:CD4522的级联端CF接高电平, “0”输出端反馈到预置控制端PE, 预置端P0~P3根据分频系数N设定预置数。当CD4522在时钟脉冲 (压控振荡器的输出信号fo) 作用下作减法计数时, 一旦Q0~Q3都变为低电平, “0”输出端就跳变为高电平, 并反馈到PE端, 于是就自动地把预置数N送入计数器, 重新开始减计数, 从而实现连续的N分频[3]。分频后的输出信号fb由“0”输出端引出, 即实现fb=fo/N。

单片CD4522组成的分频器, 原理简单, 结构清晰, 但分频系数N的取值范围较小N=1~9。本设计为扩展分频器的分频系数, 利用三片CD4522三级级联便能实现分频器的分频系数达到N=1~999。其中三片CD4522分别对应着分频比N的百位、十位、个位。CD4522的置数端由拨盘开关分别置入分频比N的百位数、十位数和个位数, 均以8421BCD码的形式输入。这样当输入频率fi (参考频率) 固定不变时, 改变分频比N, VCO的振荡输出频率 (即频率合成器的输出频率) fo也得到相应的改变。

3 调试及测量

在完成器件的选用、理论分析、制板、焊接等一系列工作后, 开始对系统进行如下调试及测量:

(1) 用万用表检查各焊点及各连线。

(2) 检查芯片4046:将3、4脚短接, 3脚与CD4522断开, 调14脚输入信号的频率, 测4脚输出信号的频率, 若其变化与14脚输入信号频率变化一致, 则表明4046工作正常。

(3) 检查芯片CD4522:从6脚送入频率为fi=900 Hz的信号, 预置CD4522分频数为1001。测CD4522的12脚输出信号的频率, 若为100 Hz, 则说明CD4522焊接正确, 工作正常。

(4) 测试整个电路:接上电源VDD, 从CD4046的14脚输入频率fi为100 Hz的信号, 调CD4522各预置端, 设置不同的分频比N, 分别测不同分频比时CD4046的4脚输出信号的频率fo, 若N从1到999 (3片4522) 时, fo都为N与fi的乘积, 则说明整个电路工作正常。

4 结束语

随着科技的发展, 根据不同的需要, 单片集成锁相环的电路产品越来越多, 它具有精度高、不受温度和电压影响、环路带宽和中心编程频率可调、易于构建高阶锁相环等优点。在信号处理和数字系统中得到广泛的应用。

参考文献

[1]曾庆贵.锁相环集成电路原理与应用[M].上海:上海科学技术出版社, 2012.

[2]阎石.数字电子技术基础[M].第5版.北京:高等教育出版社, 2006.

数字频率合成器篇6

频率特性是电子部件、电路或系统设备的一项重要术指标。测量电子部件、电路或系统设备的频率特性对于研究、分析电路, 对电路采取改进措施以及检修电路的故障等具有重要意义。传统的模拟式扫频仪一般由调频振荡器、阴极示波管、扫描发生器等部分组成, 因而工艺复杂、体积较大、价格昂贵, 而且使用起来操作程序复杂。并且模拟式扫频仪不能直接得到相频特性, 更不能打印网络频率响应曲线, 给使用者带来了诸多不便。本文研究设计的频率特性测试仪 (中低频段10Hz一IMHZ) 克服了传统模拟扫频仪的缺点, 具有体积小、操作简便、测试准确;利用计算机强大的运算和显示功能实现了模拟式扫频仪不能实现或很难实现的功能:同时显示幅频特性曲线和相频特性曲线, 打印频率特性曲线 (或表格) , 甚至可以通过曲线拟合得到被测网络的近似传递函数。

2 系统的总体方案提出

系统的设计思想为:测试时首先由主机启动扫频程序, 控制扫频信号源产生频率按设定值步进的正弦信号, 其幅度基本恒定, 频率变化范围最大可达1-70MHZ。使信号通过被测网络后, 其幅度将产生变化, 即扫频信号的畸变里包含着被测网络的网络信息 (被调幅) , 因此该调幅波的包络就是被测网络的幅频特性。调幅信号经A/D部分至主机内的软件处理模块, 最终使被测网络的幅频特性显示在虚拟频率特性测试仪的前面板上。系统功能主要分控制部分、数据采集部分、频率特性测试分析、显示部分以及扩展部分。其中, 控制部分可通过计算机端口对系统中扫频信号源的输出频率值进行控制, 也可控制扫频信号源的扫频步进, 此外还能控制A/D采集板的采样时钟, 即控制采样率的大小。数据采集部分则完成变速率采样, 从8MHZ到65MHZ任意可调, 最小步进小于1HZ, 并可根据扫频信号的输出自动选择采样率。频率特性测试分析、显示部分则完成对被测网络幅频特性的测试、分析结果, 并将测试的结果展开显示。功能扩展部分则主要实现远程控制以及系统与外部I/O的连接与管理。

3 硬件平台具体实现

虚拟频率特性测试仪系统的硬件环境主要由扫频信号源、被测网络和数据采集卡三部分构成。由于要求扫频电路产生的是具有频率连续可调、相位连续、幅度稳定等特点的正弦波。产生正弦波最简单的办法是用晶体振荡器, 但要得到多种稳定的频率, 使用规格众多的晶振并不现实, 目前一般采用频率合成的办法来得到所要的各种频率。使用DDS (数字式直接频率合成) 电路便可很好地满足对扫频信号源的要求。通过改变DDS的频率控制字就能使其输出不同频率的信号, 这个控制字的值是经计算机串口先送入单片机AT89C51中, 再由单片机并行端口写入DDS的频率控制字寄存器中。由于实际的DDS电路输出随着频率增高会产生一定的幅度衰减, 所以还需有自动增益控制电路 (AGC) 以保证扫频源的恒幅输出。

数据采集电路是虚拟仪器实现对真实物理信号采集的硬件基础, 当采集电路被驱动后, 由软件再进行数据分析处理, 从而实现特定的测量功能。本文采用的基于计算机内部总线的插卡式数据采集系统是虚拟仪器最基本、最经济的构成形式。其中, 数据缓冲区采用IDT7L06FIFO RAM, 是一种高速、低功耗的先进先出双端口存贮缓冲器, 用于采集系统与微机之间的数据传送以及相应的通信控制等。A/D部分采用AD9851芯片, 其可实现高速的A/D转换。A/D转换时的采样时钟由DDS电路提供, 原因是DDS可产生一个频谱纯净、频率和相位都可程控的模拟正弦波输出, 此正弦波转换成方波后完全适于用作时钟输出。

4 单片机与DDS之间的通信

单片机与DDS之间的连接电路如图1所示, 整个电路以单片机AT89C51为控制核心, 控制信号的产生。为了能够完成调频、调幅、调相的各种功能, 要向AD9851输入频率/相位控制字, 这是通过AD9851和单片机相连接来实现。可以和AD9851的数据线直接相连接的单片机类型很多, 本文中选用的是Atmel公司生产的单片机AT89C51。AT89C51与AD9851的接口既可采用并行方式, 也可采用串行方式, 但为了充分发挥芯片的高速性能, 应在单片机资源允许的情况下尽可能选择并行方式。

AD9851输出脉冲的频率和相位可以通过程序来进行调制。方法是:采用并行或串行的方式来输入频率/相位控制字到数据输入寄存器中, 而AD9851内部有5个输入寄存器, 储存来自外部数据总线的32位频率控制字, 5位相位控制字, 1位6倍参考时钟倍乘器使能控制, 1位电源休眠功能 (powerdown) 控制和1位逻辑0。寄存器接收数据的方式有并行和串行两种方式。并行方式由5组8位控制字反复送入, 前8位控制输出相位、6倍参考时钟倍频器、电源休眠和输入方式, 其余各位构成32位频率控制字。而串行输入是以一个40位的串行数据流经过一个并行输入总线输入。

如果相位累加器的位数为N, 频率控制字的值为⊿phase, 系统外部参考时钟频率为30MHz, 6倍参考时钟倍乘器使能, 经过内部6倍参考时钟倍乘器后, 可得到AD9851内部工作时钟fr为180MHz, 由此得到最终合成信号的频率f0。当要对输出信号的频率进行控制时, 就需先计算出频率控制字的值, 于是可得到:⊿phase=f0*2N/fr。将己知各参数代入, 得出:⊿phase=f0*232/180。

⊿phase的值通过PC串口送入AT89C51, 其产生的控制电平使AD9851的W—CLK引脚有效, 将⊿phase值写入DDS的频率控制字寄存器, 再使FQ—UD引脚有效, 则AD9851的频率寄存器刷新后装入新值, 最终输出频率为f0的信号。扫频信号采用线性或对数方式产生, 步进值由扫频的分辨率决定, 最小可低于1HZ。AT89C51的信号传送时间为ms级, 而DDS的频率切换短到20ns, 因此扫频间隔时间主要考虑前者因素, 后者可以忽略。本文中的扫频方式设计为自动和手动两种, 其中自动方式将在扫频宽度内以设定步进连续扫描, 手动方式即点频方式可在1—70MHZ的任选频点上输出信号。

5 总结

虚拟仪器是现代计算机技术、通信技术和测量技术相结合的产物。虚拟仪器的出现是传统仪器观念的一次巨大变革, 是仪器产业发展的一个重要方向。本文用虚拟仪器思想对虚拟频率特性测试仪做了深入细致的研究设计工作, 采用直接数字合成波形 (DDS) 技术完成了虚拟频率特性测试仪硬件的设计, 从通信协议到PC机和单片机的通信程序都做了的详细的分析和设计。本文研究设计的频率特性测试仪 (中低频段10Hz一IMHZ) 克服了传统模拟扫频仪的缺点, 具有体积小、操作简便、测试准确;利用计算机强大的运算和显示功能实现了模拟式扫频仪不能实现或很难实现的功能:同时显示幅频特性曲线和相频特性曲线, 打印频率特性曲线 (或表格) , 甚至可以通过曲线拟合得到被测网络的近似传递函数, 大大提高了测试的性能。

参考文献

[1]刘君华等.虚拟仪器编程语言[M].电子工业出版社, 2001

[2]屠良尧, 李海涛.数字信号处理与VXI自动化测试技术[M].国防工业出版社, 2000

[3]樊尚春, 周浩敏.信号与测试技术[M].北京航空航天大学出版社, 2002

数字频率合成器篇7

关键词：DDS,AD9850,MCU,正弦信号,乘法器

直接数字频率合成DDS (Direct Digital Frequency Synthesizer) 是从相位概念出发直接合成所需波形的一种新的频率合成技术，标志着第三代频率合成技术的出现。目前实现DDS的方式主要有两种：一种采用现场可编程门阵列FPGA (Field Programmable Gate Array)，另外一种是是采用专用的DDS芯片。本文讨论了用美国AD公司的AD9850完成正弦信号发生器的设计。

1 DDS的基本原理

图1所示为DDS的基本框图。

相位累加器在时钟fc的控制下以步长FCW作累加，输出数字线性相位序列和相位控制字P相加后对波形存储器ROM寻址，波形存储器ROM输出相应的正弦离散序列，再由数模转换器DAC将其转化为阶梯模拟电压波, 最后由低通滤波器LPF将其平滑为连续的正弦信号f0。

设相位累加器的字长为N，频率控制字为FCW，相位控制加法器的位数为M，则输出正弦信号的频率

输出正弦信号的相移

2 正弦信号发生器的结构框图及工作原理

系统的结构框图，如图2所示。

系统的工作原理：单片机MCU根据按键的操作，产生相应的频率控制字FCW、相位控制字P和幅度控制字D，并将相应的信息显示在液晶显示屏上。FCW和P控制字以并行方式输入到DDS芯片AD9850, AD9850产生的正弦阶梯模拟电压和幅度控制字D送入乘法器AD538AD。乘法器完成正弦阶梯波的幅度调节，最后由低通滤波器LPF将其平滑为连续的正弦信号f0。

3 正弦信号发生器的设计

3.1 AD9850介绍

AD9850内含DDS系统和高速比较器，图3是AD9850内部功能图。

AD9850采用32位的相位累加器将信号截断成14位输入到正弦查询表，查询表输出10位正弦幅度码输入到DAC, DAC再输出两个互补的电流。DAC满量程输出电流通过一个外接电阻R1调节，调节关系为I=32 (1.148V/R1) ，R1的典型值是3.9KΩ。

3.2 单片机与AD9850的接口电路

单片机采用AT89C52，作为控制中心，它负责DDS控制字的产生和频率刷新;同时输出幅度控制信号，调节DAC转换器的输出电压，从而实现调节DDS输出信号的幅度。

AD9850有40位控制字，32位用于频率控制，5位用于相位控制，1位用于电源休眠(Power down)控制，2位用于选择工作方式。这40位控制字可通过并行方式输入到AD9850，图4是控制字并行输入的控制时序图。在并行装入方式中，通过8位总线[A0..D7]将可数据输入到寄存器，在重复5次之后再在FQ-UD上升沿把40位数据从输入寄存器装入到频率/相位数据寄存器，同时把地址指针复位到第一个输入寄存器。接着在W-CLK的上升沿装入8位数据，并把指针指向下一个输入寄存器，连续5个W-CLK上升沿后，W-CLK的边沿就不再起作用，直到复位信号或FQ-UD上升沿把地址指针复位到第一个寄存器。

I/O方式的并行接口电路比较简单，但占用单片机资源相对较多。AD9850的数据线D0～D7与P1口相连，FQ_UD和W_CLK分别与P3.0和P3.1相连。单片机与AD9850的接口电路如图5所示。

3.3 幅度调节电路

AD9850输出的正弦信号幅度固定，为了方便、大幅调节输出信号的幅度，系统设计了幅度调节电路，如图6所示。

单片机根据按键的操作，输出数字幅度控制字D送入串行模转换器MAX539, MAX539将幅度控制字D转换为相应的模拟电压。MAX538输出模拟幅度控制信号加到乘法器AD538AD的UY脚。在图6中，AD538AD系统的传输函数U0=UZ*UY/(10V), AD9850输出信号的幅度V-OUT为1V，因此正弦信号的输出幅度值由MXA539幅度控制字D来决定，即实现了输出信号的幅度调节。

3.4 LPF电路

AD9850输出的阶梯模拟电压波, 最后由低通滤波器LPF将其平滑为连续的正弦信号f0。

图7是LPF电路。

4 结论

本系统采用专用DDS芯片AD9850加通用单片机AT89S52实现了正弦信号发生器。实验证明：该正弦信号发生器具有精度高、频率范围宽、频率输出稳定、幅度误差小、体积小和性价比高的特点，可广泛应用于日常教学和科研工作。

参考文献

[1]李伟英, 钟新跃, 谢四莲.基于DDS技术的信号发生器设计与实现[J].电字工程师, 2008, 34 (5) :35-37.

[2]陆原, 刘国英, 崔帅.一种基于DDS的幅值可调信号发生器的设计[J].国外电子元器件, 2008 (6) :23-25.

[3]殷雷, 金海军, 李映雪, 等.基于DDS的高精度函数信号发生器的研制[J].现代电子技术, 2009, 288 (1) :68-73.

频率合成器的设计篇8

关键词：频率合成器,锁相环,数字直接合成

在各类无线接收机中,有用信息隐含在载波调制的视频信号中,为了解调出这些信号,通常需要对较高频的载波信号进行一次或二次变频处理,得到幅度、带宽稳定的预解调信号。变频处理的核心是混频与滤波,因此,作为混频本振信号的稳定性和相位噪声对接收机性能影响非常大,频率合成器的设计成为接收机设计的关键课题之一。

频率合成的方法有3类:晶振直接频率合成法、间接频率合成法(即锁相频率合成法)、直接数字合成法。

1 晶振直接频率合成法

晶振直接频率合成器是最早出现的合成器类信号源,它的主要优点是:分辨率高、频率转换速度快、工作稳定可靠、输出信号频谱纯度高。主要缺点是:频率范围有限、体积大,目前在接收机中已很少使用。

2 锁相频率合成法

锁相频率合成(PLL)是基于锁相环路的同步原理,从一个高准确度、稳定度的参考晶体振荡器综合出大量的离散频率的技术。图1是工程中使用PLL技术完成频率合成设计的实例。

它是由程序分频器、鉴相器及压控振荡器3大部分组成,从晶振产生的100 kHz标准信号经100 分频后得1 kHz的基准频率fR,压控振荡频率f1通过程序分频得到频率fM,fM和fR同时加到鉴相器进行比较。只有当fR和fM完全同频同相时,环路平衡被锁定,即fR=fM[1]。可见,当环路锁定时,压控振荡器的输出频率完全决定于程序分频器的分频比,即 f1= MfR,只要改变分频比M,便可使f1改变,从而得到所需的各个频率点。使用PLL 技术实现的频率合成器在性能上较之RC、LC振荡源有很大提高,PLL频率合成器的关键在压控振荡器VCO的设计上,VCO主要是围绕它内部的振荡器电路进行工作,振荡器是在无激励情况下自行产生周期性振荡信号的电子电路。按振荡原理分为反馈振荡器和负阻振荡器。按振荡波形分为正弦振荡器和非正弦振荡器两大类。在信息系统中最常用的是高频正弦反馈振荡器,图2是它的构成框图。

其中,K(S)为放大器的电压放大倍数,F(S)为反馈网络的电压反馈系数,由式(1)可得到此反馈放大器的电压传输系数或称闭环增益。

K(U)=K(S)/(1-K(S)F(S)) (1)

其中

K(S)=Uo/Us

F(S)=Ui'/Uo

Ui=Us+ Ui'

基于以上公式经分析可知,设计放大器电路只要保证K(S)F(S)为<1的正实数,就可使闭环增益K(U)比开环增益K(S)要大,形成正反馈。当在某一频率使得K(S)F(S)=1时,K(U)将趋于无穷大,表明即使没有外加信号,也可维持振荡输出。

3 直接数字合成法

直接数字合成的概念可以理解为数字信号处理理论的一种延伸,可以看作是数字信号处理中信号综合的硬件实现问题。它的主要理论依据是时域抽样定理[3],即Nyquist 定理。根据Nyquist 定理,对于任意一个频带<fc/2的连续信号f(t),如果以Tc=1/fc的间隔对它进行等间隔抽样,则所得到的离散抽样值包含着连续信号f(t)的全部信息,即通过这些抽样可以恢复f(t)。下面以余弦信号合成为例说明直接数字合成的原理。

一个理想的余弦信号可表示为

f(t)=vcos(2πf0+Φ0) 0≤f0≤fc/2

它由振幅v,频率f0和初始相位φ0唯一确定。由于实际合成某一所需频率的余弦信号时与其初始相位无关,幅度是一个比较容易控制的参量,为分析简化起见可假设其振幅v=1,初始相位φ0=0,即

f(t)=cos(2πf0t) (0≤f0≤fc/2)

余弦信号的频谱可表示为

F(jω)=π(δ(ω+2πf0)+δ(ω-2πf0)) (2)

根据抽样定理,如果以fc为抽样频率对f(t)进行抽样,那么得到的抽样信号为

$f_{s} (t) = f (t) \cdot δ_{Τ} (t) = \sum_{n = - \infty}^{+ \infty} f (n Τ_{c}) δ (t - n Τ_{c})$

式中 $δ_{Τ} (t) = \sum_{n = - \infty}^{+ \infty} δ (t - n Τ_{c})$ 为理想抽样信号,δ(t)为单位冲击函数。抽样信号fs(t)对应的频谱可表示为

$\begin{array}{l} F_{s} (j ω) = \int_{- \infty}^{+ \infty} f (t) δ_{Τ} (t) \exp (- j ω t) d t = 1 / Τ_{c} \\ \sum_{n = - \infty}^{+ \infty} \int_{- \infty}^{+ \infty} f (t) \exp (- j (ω - 2 π n f_{c}) t) d t = 1 / Τ_{c} \sum_{n = - \infty}^{+ \infty} \\ F [j (ω - 2 π n f_{c})] = π / Τ_{c} \sum_{n = - \infty}^{+ \infty} [δ (ω + 2 π f_{0} - 2 π n f_{c}) + δ (ω - 2 π f_{0} - 2 π n f_{c})] (3) \end{array}$

比较式(2)和式(3),抽样信号fs(t)包含了原始信号的频率分量ω0。利用一理想低通滤波器,就可以在滤波器的输出端恢复出原余弦信号。

通过上述分析,可以得出这样一个结论:如果能构造一个如图3(c)所示的波形,并使通过一个只允许基带频谱通过的理想低通滤波器,那么就能得到连续变化的模拟余弦信号f(t)。所以,DDS合成余弦波的问题可归结为构造如图3(c)所示的波形问题。

倘若在相位-时间平面上以时间间隔Tc将时间均匀分割,如图4所示,则在φ(t)-t平面上的两条斜率不同的直线分别为对应频率f1、f2的两个余弦信号,Δφ为相位增量。从图4可看出,不同频率的正弦波在时间间隔Tc内的相位增量是不同的。也就是说,在固定的时间间隔内,正弦波的相位增量Δφ与正弦波的频率构成一一对应关系,且 $ω = \frac{Δ φ}{Τ_{c}}$ 。所以,构造如图3(c)所示的波形,可以从构造一个频率为 $f_{0} = \frac{Δ φ}{2 π Τ_{c}}$ 的余弦序列相对应的相位序列着手。

观察离散序列f(nTc),由于Tc为一常数,该序列可写作

f(n)=cos(2πf0nTc) (n=0,1,2…) (4)

与其相应的相位序列φ(n)为

φ(n)=2πf0nTc (5)

令

$Κ (n) = {\begin{matrix} 0 & n ＜ 0 且 k_{0} = 2 π f_{0} n Τ_{c} \\ k_{0} & n \geq 0 \end{matrix} (6)$

即K0 为连续两次采样之间的相位增量Δφ,并可得相位序列和K(n)的差分方程

φ(n)-φ(n-1)=K(n-1)

其系统模型,如图5所示,这是以K(n)为激励序列,φ(n)为响应序列构成的一个离散信号系统,这是一个线性系统。不难看出相位序列的实现过程实质上是一个相位增量K0进行线性累加的过程。

在工程实践中,可采用相位累加器来实现上述的相位累加过程。相位累加器结构,如图6所示,它用N位数字全加器和N位数字寄存器构成,K为输入参数,用以改变每次累加的相位增量。

相位累加器的工作过程为:每当一个采样时钟脉冲到来时,加法器就将输入参数K与寄存器输出的数据相加,相加后的结果再送至寄存器。当相位累加器累积满量时,就会产生一次溢出,从而完成一个周期性的累加动作。由相位累加器的值所构成的相位序列可表示为

φ(n)=nKmod2N 0≤K≤2N-1 (7)

在相位累加器中,如果采用N位字长的数字寄存器来存储正弦波形一个周期内的抽样后的离散相位,这实际上是对[0,2π]的相位区间进行N位字长的线性量化,其等效结果是使输入参数K和相位增量K0之间建立了一个一一映射的关系

$k_{0} \to \leftarrow 2 π \frac{Κ}{2^{Ν}} (8)$

累加器的累加周期即是DDS合成信号的一个频率周期,其值为2N/K个时钟周期。因此合成信号的频率为

$f_{0} = \frac{Κ}{2^{Ν}} f_{c} (9)$

这就是DDS输出信号的频率关系表达式,在一定的时钟频率之下,K决定了合成信号的频率,故K被称为频率控制字。

从以上分析不难看出,K也决定了每次累加的相位增量。例如,K=1,其采样相位增量 $k_{0} = \frac{2 π}{2^{Ν}}$ ;K=2,则 $k_{0} = 2 \times \frac{2 π}{2^{Ν}}, Κ$ 越大,每个时钟周期抽样跨越的相位越大,相位累加器的溢出所需时钟脉冲的个数越少,也即DDS合成信号的频率越高。由此可见,在一定频率的时钟信号作用下,改变每次累加的相位增量,即能改变DDS信号频率。

在得到频率为f0的余弦信号量化的数字的相位序列φ(n)之后,接着需要实现的是数字相位序列到幅度序列f(n)的转化。根据式(4)和式(5),相位序列φ(n)和幅度序列f(n)之间有着确定的对应关系。如果将这对应关系固化在一个只读存储器(ROM)中,并且以φ(n)作为只读存储器的存储单元的地址,而量化后的正弦波形幅度序列f(n)是存储单元的内容。那么,当以相位累加器输出的相位序列φ(n)对只读存储器寻址时,存储器的输出即为幅度序列f(n)。由f(n)即可构造fs(t),进而得到f(t)实现DDS。

这里需要说明的是,在实际工程中,单位冲激函数是很难实现的,实际抽样往往采用脉冲串函数,其表达式如下

$Ρ_{U} (t) = \sum_{n = - \infty}^{\infty} δ (t - n Τ_{c}) * q_{p} (t - \frac{Τ_{c}}{2}) (10)$

其中,定义

$q_{p} (\frac{t - Τ_{c}}{2}) = {\begin{matrix} 1 & 0 \leq t \leq Τ_{c} \\ 0 & 其它 \end{matrix}$

由此可得抽样函数为

$\begin{array}{l} f_{s} (t) = f (t) Ρ_{U} (t) = \sum_{n = - \infty}^{\infty} \cos (2 π f_{0} n Τ_{c}) \\ δ (t - n Τ_{c}) * q_{p} (t - \frac{Τ_{c}}{2}) (11) \end{array}$

抽样函数的对应频谱为

$F (j ω) = π Τ_{c} S_{a} (\frac{ω Τ_{c}}{2}) \sum_{n = - \infty}^{\infty} [δ + (ω + 2 π f_{0} - 2 π n f_{c}) + δ (ω - 2 π f_{0} - 2 π n f_{c})] (12)$

其中, $S_{a} (x) = \frac{s i n x}{x}$ 。

与式(3)相比,式(12)多一个幅度加权项 $Τ_{c} S_{a} (\frac{ω Τ_{c}}{2})$ ,但仍包含f(t)的全部信息,经过理想低通滤波器仍能恢复原始信号f(t),只是幅度有所变化。于是,在物理实现f(n)的基础上,使之通过一个数模转换器(DAC),便可构造一个如式(11)所表示的抽样函数fs(t)。再通过低通滤波器滤除高频分量便可得到余弦波形,即实现了DDS。

4 结束语

从上述分析可以看出,使用DDS方法设计的频率合成器具有硬件简单、输出频率稳定度高等特点。随着半导体技术的发展,基于上述DDS理论的软件频率合成会越来越多的出现在现代接收设备的设计中。

参考文献

[1]费元春,苏广川,米红,等.宽带雷达信号产生技术[M].北京:国防工业出版社,1985.

[2]杜武林,李纪澄,曾兴雯.高频电路原理与分析[M].西安:西安电子科技大学出版社,1998.

[3]丁玉美,阔永红,高新波.数字信号处理[M].西安:西安电子科技大学出版社,2002.

[4]王宏禹.随机数字信号处理[M].北京:科学出版社,1988.

[5]胡广书.数字信号处理—理论、算法与实现[M].北京:清华大学出版社,1996.

[6]Smith J.Modern Communication Circuits[M].NewYork:McGraw-Hill Book Company,1986.

[7]Krauss H L,Bostian C W,Raab F H.Solid State Ra-dio Engineering[M].New York:McGraw-Hill BookCompany,1980.

[8]周子文.模拟乘法器及其应用[M].北京:高等教育出版社,1983.

[9]姜建国.信号与系统分析基础[M].北京:清华大学出版社,1994.

超宽带频率合成器设计篇9

1 X波段频率合成器设计方案

原理框图如图1所示。高稳100MHz恒温晶振十倍频滤波后输入给DDS做基准时钟信号, DDS产生锁相环参考信号经滤波后激励PLL, 压控振荡器输出经外置分频器和内置分频器两次分频后与锁相环激励信号鉴相, 鉴相器电荷泵输出经环路滤波器后控制VCO输出稳定在某一频率。

2 器件选型与电路设计

2.1 器件选型

ADI公司的DDS芯片市场上应用较多, 本方案选择了AD9910, AD9910是一款集成了14位DA, 采样率高达1GHz的DDS, 其能够直接产生400MHz的信号, 达到0.23Hz的频率分辨力, 产生40MHz信号时相位噪声小于-156d Bc/Hz@10k Hz。

ADF4106芯片内部集成了鉴相器、R预分频器和P/P+1分频器, 是一款电荷泵锁相环路芯片。主要指标有: (1) 最高鉴相频率104MHz, 射频最高输入频率可达到6GHz。 (2) 相噪性能较好, 当鉴相频率为1MHz, 输出频率为7900MHz时, 相噪能达到-81d Bc/Hz@1k Hz。

VCO选用HITTITE公司的HMC588LC4B, 输出频率范围8GHz~12.5GHz, 调谐电压范围0~13V, 调谐灵敏度范围80~980MHz/V。在频率输出低端8GHz时调谐灵敏度约为980MHz/V, 在频率高端输出为12GHz时调谐灵敏度约为400MHz/V。调谐电压灵敏度的大范围变化将会使环路特性发生变化, 最终能直接影响环路的稳定性和锁定时间。

2.2 环路滤波器设计

在锁相环频率合成器中, 环路滤波器实质是一个低通滤波器, 其作用是滤除PLL输出误差电压中的高频分量以保证环路的稳定性。通常环路滤波器的带宽应为鉴相器鉴相频率的1/10, 实际调试过程中发现可以将环路带宽调至1/20甚至更低。

在超宽带频率源中, 压控振荡器的调谐电压灵敏度有很明显的非线性, 同样的环路参数下, 环路带宽在频率源低端和高端会有较大变化, 所以设置合适的环路带宽在超宽带频率源设计上显得尤为重要。本设计中采用有源积分滤波器, 滤波器各参数由软件ADIsim PLL计算可得, 实际调试过程中做些许微调。

3 相位噪声分析

基准频率信号由恒温控制式高稳定度晶振提供, 频率为100MHz, 相噪指标为:-150d B c/Hz@1k Hz;-1 65d Bc/Hz@10k Hz。根据相位噪声理论, 5MHz鉴相, 12GHz输出时输出相噪理论计算为:

用软件仿真得到的相位噪声如图2所示, 在12GHz输出时相位噪声为-83.9d Bc/Hz@10k Hz。可以看出, 晶振倍频后的相位噪声远低于鉴相器噪声, 所以环路近端相位噪声取决于ADF4108。

4 测试结果

测得输出8GHz和12GHz在相同环路参数下的相位噪声测试结果如图2、图3所示。

5 结语

用DDS激励PLL的超宽带X波段频率合成器, 能产生较低相噪、高分辨力的X波段超宽带信号, 能降低现有频率合成器的复杂度, 简化设计。

参考文献

[1]刘光辉, 唐小宏.DDS阵列频率源技术研究[J].电子科技大学学报, 2004年04期.