FPGA芯片

FPGA芯片（精选七篇）

FPGA芯片 篇1

WM8731是一款功能强大的低功耗立体声24位音频编解码芯片,其高性能耳机驱动器、低功耗设计、可控采样频率、可选择的滤波器使得WM8731芯片广泛使用于便携式MP3,CD,PDA的场合。其结构框图如图1所示。

WM8731包含2个线路输入和1路麦克风输入并可以进行音量调节;内置片上ADC(模拟数字转换器)及可选择的高通数字滤波器;采用高品质过采样率结构的DAC(数字模拟转换器);线路输出和耳机输出;内置晶体振荡器以及可配置的数字音频接口和2或3线可选的微处理器控制接口等。 控制器可通过控制接口(Control Interface)对WM8731进行配置,然后通过数字音频接口(Digtal Audio Interface)读写数据音频信号。本文设计了一种基于FPGA的驱动模块,将WM8731的控制接口与数字音频接口转换为控制器通用的总线接口,使控制器可以像读写外部寄存器一样对WM8731芯片进行控制使用[1]。

2 WM8731芯片接口时序介绍

2.1 控制接口时序

WM8731的控制接口有4根引脚,分别为:MODE(控制接口选择线)、CSB(片选或地址选择线)、SDIN(数据输入线)和SCLK(时钟输入线)。它具有2线和3线两种模式。2线为MPU接口,3线为兼容SPI接口。对控制接口的配置选择可通过设置MODE脚的状态完成。选择MODE为0时为2线模式,1时为3线模式。本文采用2线模式对WM8731进行控制。其时序图如图2所示。

2.2 数字音频接口时序

WM8731的数字音频接口有5根引脚,分别为:BCLK(数字音频位时钟)、DACDAT(DAC数字音频数据输入)、DACLRC(DAC采样左/右声道信号)、ADCDAT(ADC数字音频信号输出)、ADCLRC(ADC采样左/右声道信号)。

数字音频接口可以工作在主模式和从模式下。地址为0000111的寄存器的第6位设置数据的主/从模式:“1”为主模式,“0”为从模式。ADCDAT/DACDAT和ADCLRC/DACLRC与位时钟BCLK同步,在每个BCLK的下降沿进行一次传输。BCLK和ADCLRC/DACLRC在主模式时为输出信号,从模式下为输入信号。DACDAT始终为输入信号,ADCDAT始终为输出信号。

数字输出支持4种音频数据模式:右对齐、左对齐、I2S和DSP模式。通过对寄存器的不同配置,可以设置传输的数据格式。寄存器配置值如下:

寄存器地址0000111的1~0位设置音频格式:“11”时为DSP格式,“10”为I2S格式,“01”为左对齐格式,“00”为右对齐格式。

3~2位设置字长:“11”时为32位,“10”为24位,“01”为20位,“00”为16位。

这四种音频格式都是高位(MSB)在前,16~32位。但32位数据不支持右对齐模式。

本文采用主模式的左对齐数据格式,左对齐数据格式传输如图3:左对齐格式时,MSB在BCLK的第一个上升沿有效,紧接着是一个ADCLRC或DACLRC传输[1]。

3 WM8731芯片驱动的FPGA设计

3.1 驱动器的总体设计方案

本文设计驱动器在使用时的框图如图4所示。双口RAM和驱动器一同连接在控制器的数据总线和地址总线上,控制器只需提供少量的控制线即可完成对音频编解码芯片WM8731的控制及数据交换功能。

驱动器内部结构框图如图5所示。控制部分提供驱动器与控制器之间的接口(包含有数据总线信号、地址总线信号和控制信号),同时产生控制字转换单元和数字音频接口单元的控制信号;内部寄存器缓存控制字和状态字;控制字转化单元负责将控制字串行发送给WM8731,同时效验传送信号;数据音频接口单元完成WM8731与外部双口RAM的串并转换,实现对数字音频信号的发送和接收功能。

驱动器采用统一时钟同步信号,使用同步时钟发送数据,设定WM8731工作在主动模式,数字音频数据字长为16位。

3.2 驱动器的电路设计

电路部分采用Max+Plus Ⅱ软件进行设计。顶层文件使用图形化编程语言,子模块采用VHDL和Verilog HDL语言进行编程。

3.2.1 内部寄存器

内部寄存器包含控制字寄存器和状态字寄存器。控制字寄存器由24个字节组成,负责存储准备发送给WM8731的控制字;状态寄存器反映驱动器的工作状态,由8位寄存器组成,其格式如下:

每位对应意义如表1所示。

3.2.2 控制字转换单元

当START控制位置‘1’时,将控制字寄存器中的数据串行发送给WM8731,当传输出现错误时,将状态寄存器中的ACK位置1。如图6所示。

3.2.3 数字音频接口单元

当读入数字音频标志位C1为‘1’,接收WM8731芯片传来的数字音频数据并将其存入外部双口RAM中,当输出数字音频数据标志位C2为‘1’时,将双口RAM中的音频数据发送给WM8731。如图7所示。

3.3 系统仿真

下面给出控制器通过该驱动模块对WM8731写控制字的时序仿真如图8所示。图中各引脚定义如表2所示。

4 结 语

利用FPGA对音频编解码芯片WM8731进行接口电路的设计,实现了控制接口与数字音频接口的统一控制,简化了对音频编解码芯片WM8731的使用步骤,具有扩展性好、使用简单方便、易于升级等优点,对其他芯片的接口设计也有一定的参考意义。

摘要：24位立体声音频编解码芯片WM8731因其高性能、低功耗等优点在很多音频产品中得到了广泛应用。介绍了其基于FPGA的接口电路的设计,包括芯片配置模块与音频数据接口模块等,使得控制器只通过寄存器就可以方便地对其进行操作,而不需要考虑其接口电路复杂的时钟时序问题,从而有效地降低了利用此芯片的难度。整个设计以VHDL和Verilog HDL语言在Max+PlusⅡ里实现,并进行了验证,结果表明能满足使用者的要求且操作简单。对其他编解码芯片的接口设计也有一定的参考作用。

关键词：WM8731,FPGA,接口设计,音频编解码芯片

参考文献

[1]Wolfson Microelectronics.WM8731/WM8731L数据手册[Z].2004.

[2]张志刚.FPGA与SOPC设计教程——DE2实践[M].西安:西安电子科技大学出版社,2007.

[3]潘松,黄继业.EDA技术实用教程[M].北京:科学出版社,2007.

[4]褚振勇,翁木云.FPGA设计及应用[M].西安:西安电子科技大学出版社,2002.

[5]王钿,卓兴旺.Verilog HDL的数字系统应用设计[M].北京:国防工业出版社,2007.

[6]李洪伟,袁斯华.基于QuartusⅡ的FPGA/CPLD设计[M].北京:电子工业出版社,2006.

FPGA芯片APA150及其应用 篇2

摘要：APA150是Actel公司推出的第二代基于Flash的可编程FPGA器件系列ProASICPlus中的一种，非常适合替代ASIC用于航空、消费电子、工业控制、网络和通信市场。文章介绍了APA150的主要特点、内部结构、主要性能参数，给出了APA150在通信系统设计中的应用实例。

关键词：APA150FPGAASICFlash

1概述

APA150是Actel公司推出的第二代基于Flash(闪存)的可编程FPGA(FieldProgramableGateArray，现场可编程门阵列)器件ProASICPlus系列中的一种。该系列器件兼具ASIC(专用集成电路)的性能和FPGA的灵活性于一身，因此，可非常经济地替代A-SIC用于航空、消费电子、工业控制、网络和通信市场。ProASICPlus系列产品的主要特点如下：

●系统内可重复编程;

●非易失，采用0.22μm标准CMOS工艺，内置Flash单元，具有安全的非易失代码存储功能，上电即可运行，无需额外配置PROM存储器;

●高度保密，使用者可编程设置多位密钥以阻止外界自行读取或更改器件的配置;

●功耗低?芯片核心电压为2.5V;

●具有与ASIC类似的精细颗粒架构，支持流行的ASIC工具流程，因而可缩短产品上市时间，便于转换到ASIC。

2内部结构和工作原理

APA150主要由逻辑单元块、嵌入式RAM块、I/O块和可编程连线等几个部分构成，块与块之间用不同等级的连接线和Flash开关相连。

逻辑单元是ProASICPlus器件的基本组成单元，用以实现基本的逻辑功能。APA150内部有6144个逻辑单元，每个逻辑单元有三个输入端和一个输出端。通过适当编程配置Flash开关的状态，可将逻辑单元设置成为具有三个输入的、除了异或功能之外的任意逻辑功能块，例如与非门、具有清零或置位端的锁存器或D触发器等。多个逻辑单元互连还可以实现更复杂的逻辑功能。一般的复杂性和随机性设计可在逻辑单元中实现，但为了提高硅片的利用率和器件的性能，一些较为复杂的功能应通过内嵌的随机存储单元来完成。

APA150内嵌16个共36kbits的RAM块(256×9)，这些RAM块可以非常方便地实现一些规模不太大的FIFO、双端口RAM等功能。每个RAM块均包含如下3个部分：

(1)数据区;

(2)总线，包括9位输入数据总线(第9位是奇偶极性位)、读和写各8位地址总线和输出数据总线;

(3)读/写控制，读和写可以独立编程配置为同步或异步工作方式，以适应电路设计的灵活性和时序安排。

另外可以根据设计要求级联或堆叠多个RAM块，以得到更大的宽度或深度。因为这些片内存储器的读、写比片外RAM快得多。

I/O块主要用于提供管脚到内部信号线的接口?并负责输入输出的电气特性控制。通过编程配置I/O块可使I/O管脚具有输入、输出、双向缓冲或三态驱动等功能，其内部结构如图1所示。将控制上拉电阻接到每个I/O管脚可以防止器件在非正常工作时管脚出现悬浮;通过控制输出信号的电压摆率可满足低噪声或高转换速度的要求。如将VDDP接到电源，那么，当VDDP为2.5V时，输入电压或输出高电平为2.5V;而当VDDP为3.3V时，输入电压可为2.5V/3.3V，输出电平则与2.5V或3.3V系统兼容。

APA150器件内部遍布一系列四个级别水平和垂直的连接线：其中超高速本地线用于连接相邻逻辑单元;有效长线则可实现远距离和高扇出连接，其长度可以跨越1、2或4个逻辑单元;另外，高速甚长线常用于甚长或甚高扇出连接，它可以跨越整个器件;高性能全局线常用以连接全局管脚到内部的逻辑单元，如分配作时钟、复位的管脚等。

诸多连接线与逻辑单元或其它块的连接状态由上电即可在系统内编程的Flash开关来决定，其结构如图2所示。其中，浮动栅的作用是通过充电或放电来设定连接两个金属线路之间的开关状态。由于可编程器件或开关器件未发生任何物理变化，因此通过材料分析探测不到任何结果。发生变化的只有浮动栅的电子数，因此，基于Flash的APA150比采用其它工艺(如反熔丝)的FPGA更难以反求和复制。

3管脚功能和主要参数

3.1管脚功能

APA150的封装形式有100脚TQFP(薄型四方扁平封装)、208脚PQFP(塑料方型扁平式封装)、456脚PBGA(塑料球栅阵列封装)以及144、256脚FBGA(微间距球栅阵列)封装等形式。使用时可根据所设计的系统选择适当的封装。下面以100脚的TQFP为例介绍其管脚功能，具体如表1所列。

表1APA150的管脚功能

管脚名管脚号

管脚描述

VDD17,37,68,89接2.5V，作为芯片电源VDDP26,39,40,76,87,100接2.5V或3.3V，作为I/O驱动电压I/O2～8,18～24,27～36,41～46,

57～59,69～74,77～85,90～99可用作输入、输出、三态或双向缓冲，作输入、输出时兼容TTL和CMOS电平，不用的输入管脚应接上位电阻GL11,16,60,65全局管脚，可作为低时滞时钟或其它全局信号输入，也可以作为普通I/O使用NPECL13,63除了标准I/O口，APA150芯片还提供低电压正射极耦合逻辑(LVPECL)标准的差分I/O接品，NPECL、PPECL分别为负、正极性输入，二者比较的`结果将送给内部锁相环。不用时空接PPECL15,61TMS49测试模式选择，用于控制边界扫描电路TCK47测试时钟，同时是边界扫描的时钟输入(最大为10MHz)TDI48测试数据输入，作为边界扫描的串行输入TDO54测试数据输出，作为边界扫描的串行输出TRST55测试复位输入，作为边界扫描的异步复位端，低电平有效RCK56运行时钟，编程时用来取代不可靠的TCKVPP52编程器电源，范围是0～16.5V，也可以空接，Actel推荐空接或连接至VDDPVPN53编程器电源，范围是0～-13.8V，也可以空接，Actel推荐空接或接地AVDD14,62内部锁相环电源脚，接2.5V电压，它与地之间应有一个合适的去耦电容以减小噪声;不用内部锁相环时该管脚空接AGND12,64内部锁相环地端GLMA10,66多元全局管脚，可用此管脚作为内部锁相环需要外部环回时的输入，另外也可以作为普通I/O使用GND1,9,25,38,40,51,67,75,86,88接地

3.2主要参数

ProASICPlus系列共有七种产品，其密度从75000到1百万系统门。其中APA150的主要特点如下：

●具有150000个系统门，逻辑单元为6144个;

●内嵌36kB的双端口SRAM的2个锁相环?PLL?内核;

●最大支持242个用户I/O?I/O电压有3.3V和2.5V两种可供选择;

●支持3.3V、32bits、50MHz的PCI总线，系统时钟最高频率为32MHz;

●工作温度：民用温度范围为0～70℃，工业级温度范围为-40～85℃。

4应用实例

图3是笔者以APA150为核心器件设计的CAN总线复接系统。CAN(ControllerAreaNetwork，控制器局域网)是一种多主方式的串行通讯总线，在工业系统中具有广泛的应用。但是它的直接通信距离和通信速率是一对矛盾。本系统借助FPGA/VHDL技术，把15路125kbps的CAN信号复接成2.048Mbps的E1信号，从而利用现有的时分复用通信线路或光纤实现了高速、远距离传输。

PCA82C250是CAN总线的物理接口芯片。16-bit电平转换芯片74LCX16245用于实现15路、5VCAN信号与APA150器件的3.3V输入/输出间的相互转换。APA150则用于完成2MHz的E1信号与15路CAN信号间的分接和复接。而MC100LVELT22与MC100LVELT23则用于实现APA150的低压TTL信号与3.3V低压PECL信号间的转换。光电转换器件采用C-13-155-T3-SSC3B，这是一个3.3V、155MHz、单模光纤收发一体模块。本系统采用基于EDA技术的自顶向下(TOP-DOWN)的设计方法。本设计所采用的工具是Actel公司的集成设计环境LiberoV2.2，它支持VHDL、Verilog语言的顶层设计，同时支持原理图、状态机及流程图等输入，而且还集成了业界领先的设计工具，如仿真和设计验证软件ModelSim、综合软件Synplify、布放软件DesignerR1-2002等。

本系统的核心器件采用基于Flash的APA150。与SRAM工艺的FPGA相比，APA150具有如下优点：

(1)成本低，APA150的价格低于8美元，而且由于APA150具有非易失性，因此不需要用于存储编程数据的PROM，从而节约了成本;

(2)安全性高，一经编程锁定就难以反求，而SRAMFPGA易于复制，安全性不足;

(3)功耗低，其功耗仅是基于SRAM的FPGA产品的1/3到1/2。

FPGA芯片 篇3

电泳式电子纸显示的原理是悬浮在微胶囊中的带电纳米粒子受到电场作用而产生迁移的结果[3]。 通过对电泳式电子纸市场相关应用及产品的考察,电泳式电子纸的驱动一般采用两种方式实现:(1) 使用芯片厂商的专用驱动芯片[4];(2)利用软件编程的方式模拟电子纸的驱动时序进行电子纸显示的实现。 专用的芯片解决方案往往局限于特定厂家的产品, 通用性较差; 而利用软件编程方式实现驱动往往会占用MCU的大量资源, 导致系统性能下降[5]。

主流的电泳式电子纸驱动系统一般包括主机接口、核心控制器、数据存储器及电源模块。 核心控制器由主动式阵列背板、时序控制器与一组驱动芯片组成。 时序控制器产生相应驱动芯片所需的信号,根据不同的脉冲宽度使电泳式电子纸显示灰度图像[3,4,5,6]。

本文提出一种基于Flash结构FPGA芯片的电子纸驱动芯片设计方法, 在保证驱动性能的前提下, 兼顾低功耗设计及面向应用的设计。 测试结果表明,该方法可以灵活地适用于EPD产品,功耗低,整合方便。

1 总体设计方案

本文采用Microsemi公司Proasic3 系列芯片A3P250进行设计, 充分利用经工业级验证的性能稳定的IP软核, 可以实现针对不同厂商、 不同分辨率的各种电泳式电子纸显示驱动, 并易于进行可重构设计[7]。 整体系统结构图如图1 所示。

系统设计包括主机接口模块、 帧缓冲模块、 时序生成模块及驱动波形生成模块,系统中整合的IP软核包括Core SPI 、 Core UART 、 Core I2C 、 Core GPIO 、 FIFO 、 Core SDR , 均由Microsemi公司开发工具中免费提供。

设计中采用的电泳式电子纸为800 ×600 具有4 级灰度的产品,按8 位数据总线考虑,1 B可以存储4 个像素的灰度值,所以图片数据须经主机处理为电泳式电子纸的数据格式并由主机接口模块进行传送。

2 核心模块设计

2 . 1 主控接口模块

主控接口模块利用各种通用的外设接口实现外接主机与FPGA部分的通信, 并对接收数据进行解析以完成相应功能。 数据的通用接口可根据外接主机的情况灵活配置成SPI、UART、I2C或GPIO。 该模块利用VerilogHDL编程, 按状态机设计实现。

主控接口模块的功能流程图如图2 所示, 接口命令包括初始化命令、 系统级命令、 图片刷新命令及状态查询命令。 其中初始化命令完成Core SPI、Core SDR及帧缓冲模块等的初始参数设置; 系统级命令完成电源开关、省电模式的配置;图片刷新命令可根据命令类型实现电泳式电子纸的全局及局部图片刷新;状态查询命令可读取相应寄存器的状态以查询FPGA驱动芯片的工作状态。

主控接口模块接收的数据包括命令、 地址及显示数据, 其中命令分为两种, 一种不带参数, 一种带参数, 其格式如图3 所示。 图3(a)表示不带参数的命令,长度为1 B , 其中高6 位表示命令编码, 低2 位为0 。 带参数命令又分为2 B命令和1 B命令,1 B命令或2 B命令第一个字节如图3(b)所示。 其中高6 位为命令码,低2 位为参数(如果是2 B命令则为参数的高2 位)。 2 B命令的第二个字节为参数的低8 位。 显示数据是以一个字节形式发送的, 即一次发送4 个像素的数据, 在开始收图片数据之前会先收到相关的命令。

2 . 2 帧缓冲模块

帧缓冲模块通过接收主机接口模块的命令、 地址及地址增量实现对外接SDRAM的读写控制, 且在进行读写操作时为了协调接口速度的差异专门设计了输入与输出的存储缓冲器FIFO。

本文中选用的SDRAM型号为K4S281632,配置为8 bit模式(4×4 M×8 bit),即SDRAM的存储空间分成4 个8 MB的槽位,为简单起见,对应4 个槽位设计4 个缓冲区,第一个缓冲区存放上一帧图片数据,第二个缓冲区存放更新图片的数据,后两个缓冲区备用。

帧缓冲采用Verilog HDL编程,以状态机进行设计。

2.3时序生成模块

时序生成模块的主要功能是根据电泳式电子纸的时序要求产生源、 栅驱动时钟CLK 、CPV , 源、 栅驱动起始方向控制信号SHR、L/R, 源、 栅驱动启动脉冲信号SPH 、 STV , 以及锁存使能LE 、 输出使能OE 、 边界控制VBORDER 。 采用Verilog HDL编程的方式实现。

2 . 4 驱动波形生成模块

用来显示特定灰度所需的电压变化的波形称为驱动波形[8],假设EPD为16 灰阶, 那么就有相当于256(16×16)种波型组合。 驱动控制芯片必须提供适当的驱动波形输出,以呈现较佳的显示画面。

以本文采用的电泳式电子纸产品为例, 其常温下从原始图片刷新至全白色图片的波形表样例如表1 所示。

常规的波形表设计是利用查找表的方式实现, 即在易失性存储器中生成特定的波形表,这需要存储波形表的外接存储器, 不但造成成本上的增加, 且降低了输出波形的性能。 本文采用硬件部署波形表的方法, 利用Verilog HDL编程并在FPGA中部署硬逻辑电路实现波形表的输出,满足了性能上的要求,且降低了硬件成本。

3 仿真及实验结果

3 . 1 开发及实验环境简介

本文采用的开发软件是Microsemi公司的集成式设计环境Libero IDE v9.1,硬件环境为自行开发的包含STM32F107及Proasic3系列芯片A2P250-PQ 208的实验板。

3.2仿真结果

图4(a)给出了通过UART接口发送数据至主控接口模块的仿真结果, 可以验证外接MCU与FPGA驱动芯片的通信,且包含了SDRAM初始化、写显示数据至SDRAM的命令解析及通信过程的验证。 图4(b)是时序生成模块的仿真结果,包括控制信号产生的时序仿真及一张全灰图片的刷新仿真过程。

3 . 3 实验结果

基本测试环境参数为DC 5 V供电,主时钟为50 MHz,经PLL处理输出3 路时钟分别连接SDRAM(92.188 MHz)、主控接口模块(36.864 MHz) 及时序生成模块(5.76 MHz),电子纸的像素时钟为1.92 MHz,则一幅800×600 的BMP图像的刷新时间为1.56 s,刷新电流为20 m A。

图5(a)是6 英寸电子纸(800×600)以3.84 MHz像素时钟刷新的效果,图5(b)是4.3 英寸电子纸以正常速度刷新图片的效果。

FPGA芯片 篇4

关键词：FPGA,,DDS芯片,任意波形发生

1 引言

任意波形发生器是现代测试领域应用最为广泛的通用仪器之一, 代表了信号源的发展方向, 直接数字频率合成技术是1971年由美国学者J.Tiethey等人首次提出的以全数字技术, 从相位概念出发合成所需波形的合成原理。DDS技术具有频率分辨率高, 频率转换速度快, 频率稳定度高, 相位噪声低, 输出信号相位连续以及良好的调制特性等特点。

本文通过FPGA、DDS芯片以及高速DAC芯片实现信号源板卡, 可实现多种常见的信号, 如正弦波、方波、三角波、锯齿、TTL、白噪声、高斯噪声等等, 可以方便的应用于电子测量中。

2 板卡组成及原理

2.1 板卡组成

任意波形信号源PCI板卡由以下6个部分组成, 分别为: (1) DDS电路:AD9851的最高工作时钟为180MHz, 内部除了完整的高速DDS外, 还集成了时钟6倍频器和一个高速比较器。集成的时钟6倍频器降低了外部参考时钟频率, 仅需一个30MHz晶振即可, 因此减小了高频辐射, 提高了系统的电磁兼容能力。 (2) DAC数模转换电路:选用美国Burr-Brown公司推出的SPEED PLUS系列的高性能数模转换器DAC904。14位的分辨率, 具有165MSPS的输出更新速率, 可转换的模拟信号上限频率可以高达5 4.8MHz。 (3) FPGA控制电路:使用Cyclone II系列芯片EP2C8F256C6。 (4) 信号调理电路:包括低通滤波器 (二阶巴特沃思低通滤波器) 、驱动电路等。 (5) PCI桥芯片:采用的PCI 9054是应用最多的PCI桥芯片, 符合PCI2.2规范。 (6) SRAM电路:用于存储波形数据, 采用IS61WV102416BLL-10TLI高速SRAM。

2.2 板卡原理

板卡的原理框图见下图1;

根据上图1, 上位机通过PCI将波形数据以及所需的波形参数送给FPGA, 波形数据存在SRAM中, FPGA将相应的频率控制字、相位控制字等信息送给DDS芯片, 经数字式频率合成, DDS产生读取波形数据的时钟, 送给FPGA, 最后FPGA以此时钟将相应的波形数据送给DAC, 由DAC产出模拟信号, 经调理输出。

3 硬件设计

3.1 DDS电路

设计采用PLL芯片ICS512和DDS芯片AD9851;AD9851采用串行控制方式, 6倍时钟使能, 外部参考时钟20MHz, DDS输出时钟送至PLL芯片, FPGA可控制PLL芯片, 得到所需频率

3.2 DAC以及信号增益放大电路

DAC904为14位分辨率, 最高数据刷新率165 MSPS, 输入时钟 (数据刷新率) fCLOCK=100 MSPS, 输出模拟信号频率fOUT=5.04 MHz时, 输出信号的SFDR达68dB。

DAC904输出级电路如下图2:

DAC904的供电, 模拟电源+5V, 数字电压+3.3V。DAC904时钟信号, 数据信号由FPGA控制。

OPA680的电源±5V (输入信号范围0～±3.3V;输出信号范围0～±3.7V) 。

此处我们考虑DC-coupled输出, DAC 904输出电流最高幅值20毫安, 设置DAC 904在负载RL产生0.5 Vp-p的电压, OPA680增益设置为2, 此处OPA680输出为±1 V。

DAC904输出经第一级运放OPA680后 (2倍增益) , 信号范围为0～±1V。

第二级运放OPA680增益为2, 信号由第二级运放输出后范围为0～±2V。

第三级信号处理部分为2阶巴特沃思滤低通波器, 截至频率设置为5 Mhz, 用来滤除高频谐波分量及其它高频干扰信号, 由OPA680来实现。

第四级信号处理部分为板卡信号输出增益和驱动调整。增益设为5, 这样板卡信号输出范围为0～±10V。这部分信号调理由THS 6214来实现。THS 6214供电电源为±12V, 有超强的驱动能力, 25?负载情况下, 可输出高达416毫安的电流。

3.3 板卡电源设计

使用压差线性电源, 不使用开关电源, 减少干扰源, 并且数字部分和模拟部分采用独立的电源, 避免互相干扰, 注意板卡电源芯片的散热。

3.4 FPGA电路及其他

FPGA、PCI9054、SRAM电路属于典型应用, 在此不再赘述。

4 结语

FPGA芯片 篇5

关键词：FPGA,DDR存储器,功能测试

目前广泛使用的计算机内存芯片是DDR (双倍数据率同步动态随机存储器) [1]。它的最新品种DDR3单片容量已经可以达到2Gb以上, 数据率可以达到1.6Gb/s以上[2], 因此如何快速准确判定DDR芯片的好坏 (功能测试) 就很必要。

由于DDR这类芯片的设置和读写时序相当复杂, 要在其性能所达到的高速条件下对其进行测试, 许多人选用的技术方法是:直接把它们放到计算机的内存专用插座上, 编一个相应的程序去进行测试。这不失为一种最简单的选择。但由于在测试过程中, 计算机读取相应的指令还要花费不少时间, 所以在芯片容量越来越大的情况下, 这并不是一个好方法。

使用FPGA, 将测试软件变成硬件, 做成DDR专用测试工具, 是提高测试效率的较好的选择。一开始设计的DDR专用测试工具是使用Xilinx公司的Spartan-3E来实现的, 但是很快发现:无论如何进行设计约束, 诸多的地址信号、控制信号和数据信号很难做到同步送出, 信号时延的离散范围很难达到0.2ns以下。对于数据率在200Mb/s以下的早期DDR产品, 这勉强可以接受。但目前DDR2的数据率已经可以高达800Mb/s, 也就是说, 按相位角算, 离散范围已达60°。为了保证上述有关信号的同步, 不得不在FPGA与DDR相连接的所有信号线之间, 增加了用CPLD器件做成的同步接口, 利用CPLD器件端口到端口具有一致的延时特性来保证所有信号时间上的一致性。

对于Xilinx公司的Spartan-6系列[3], 由于它有专为各类DDR内存设计的存储器控制模块 (MCB) , 用户可以利用提供的存储器控制模块, 直接驱动DDR芯片, 大大方便了与DDR的接口。

在我们新的DDR专用测试工具“DDR存储芯片测试仪”中, 使用Spartan-6系列的XC6SLX16芯片, 按照该公司的ug416.pdf文件[4]的指引, 用CORE Generator软件中的MIG3.4分别产生了DDR2和DDR3两种类型的应用文件, 包括DDR的基层MCB控制模块的应用文件, 和它们的高层次使用举例文件example_top。后者本身就是一个DDR的测试程序, 它向你显示如何实现与基层MCB控制模块接口。我们在它的基础上增加了一些测试模式, 并增加了测试设置寄存器和测试结果状态寄存器, 用一个宏晶公司的STC12C5408单片机作为整个DDR芯片测试设备的管理器, 经串行口与主机通信, 很顺利地实现了对DDR2、DDR3芯片的测试。

DDR存储芯片测试仪硬件框图如图1所示。

在“D D R存储芯片测试仪”中, 主机经管理器对测试方式设置寄存器进行设置, 并能启动和终止测试过程。在对存储芯片的写入过程中, 根据预设的方式, 测试数据产生器产生不同的数据图案和存储地址送到存储器控制模块MCB, 由它转换为DDR所需要的时序写入被测芯片。在测试的读出校对过程中, 读出的数据由MCB送到读写数据比较器, 把它和测试数据产生器按相同规律产生的数据进行比较。出过错误的数据位被记录到出错位图, 并对出错次数进行计数。测试结束后, 主机可经管理器读取出错位图和出错计数。测试过程中, DDR的工作电压和时钟频率也可经管理器进行设置。

MIG3.4产生的文件中包括有仿真文件和DDR的仿真模型, 附图给出DDR2的仿真结果。实测波形与仿真结果十分一致。

如上所述, 利用Spartan-6系列芯片, 已经轻而易举地实现了800Mb/以上的数据率。由于时间利用率比使用计算机主板测试DDR芯片高得多, 所以可以极大地节约测试时间。如果在生成MCB控制模块时设置不同参数, 就能应用于不同型号DDR存储芯片的测试 (但DDR2和DDR3本身的引腿不兼容) 。不过, 要注意的是:MIG3.4自动产生的约束文件 (.uc文件) 中, DDR接口的信号电平设置为SSTL18 (DDR2) 或SSTL15 (DDR3) 。此时必须根据ug385_package pinout pdf文件[5], 由外部通过相应的VREF端, 给相应的块加入逻辑参考电平。约束文件并不会自动给出这些腿号。但如果在ucf文件中把这些接口电平改为相应的LVCMOS18或LVCMOS15, 则不需外加参考电平 (可参见ug381_selectIO.pdf文件[6]) 。

参考文献

[1]豆丁网, IT计算机, 计算机原理第三章:“内存” (http://www.docin.com/p-137480874.html)

[2]MICRON Technology Inc.”DDR3SDRAM” (http://www.micron.com/get-document/?documentId=424&f ile=2Gb_DDR3_SDRAM.pdf)

[3]XILINX Inc.”Spartan-6Family Overview” (http://www.xilinx.com/support/documentation/data_sheets/ds160.pdf)

[4]XILINX Inc.“Spartan-6FPGA Memory Interface Solutions” (http://www.xilinx.com/support/documentation/ip_documentation/mig/v3_8/ug416.pdf)

[5]XILINX Inc.“Spartan-6FPGA Packaging and Pinouts” (http://www.xilinx.com/support/documentation/user_guides/ug385.pdf)

FPGA芯片 篇6

1 根管扩大仪控制电路的组成框图

根管治疗仪的工作原理是:通过变速齿轮盘将高转速的马达变成根管预备手术所需的低转速,大扭矩状态,并通过反馈控制电路对转速和扭矩进行自动跟踪控制,以防止断针现象的发生[1]。

早期的根管治疗仪控制电路主要由单片机组成,主要控制根管治疗手机上电动马达的转速和转向。根管治疗手机马达的转速一般为1200~1600r/min,要求速度可调。随着电子技术的发展,FPGA芯片的推广应用,用FPGA芯片开发的根管扩大仪控制电路具有体积小,性能稳定,功能更多的特点[2]。

根据根管扩大仪的工作原理可得根管扩大仪控制电路的组成框图,如图1所示。

目前根管扩大仪内部的马达均采用无碳刷电动马达,无碳刷电动马达的组成由转子、定子和控制电路3部分组

无碳刷电动马达的工作原理是:无碳刷电动马达的转子由磁钢组成,定子是绕组,控制电路的作用是采集电机转速的变化情况,并将采集到的信号送到转速调节装置中,接收转速调节装置输出的信号,自动对不同的绕组供电,产生旋转磁场,驱动马达以不同的转速旋转[3]。

根据电动马达的工作原理可知电动马达控制电路主要的作用是:采集电动马达转速变化的情况,然后产生相应的控制信号。利用数字频率计可以很方便地采集到马达转速变化的情况[4]。

2 用FPGA开发电动马达控制电路的数字频率计

根据两位十进制数字频率计的逻辑功能可知,两位十进制数字频率计应由带锁存功能的十进制计数器电路、测频时序控制电路,显示译码器和频率计顶层电路等4部分组成。两位十进制数字频率计的层次化结构示意图如图2所示[5]。

利用FPGA技术进行两位十进制数字频率计设计的步骤是:先分别设计底层的计数器电路模块,测频时序控制电路模块和显示译码器电路模块,再在频率计顶层电路中调入事先设计好的3个底层电路模块。

数字频率计的核心元件之一是含时钟使能和进位扩展输出的十进制计数器,用Verilog HDL语言编写两个十进制计数器的程序为[6]:

该程序通过编译后波形仿真的结果,如图3所示。

波形仿真的结果不仅显示出十进制计数器的功能,还显示出所设计的电路模块当输入信号R为低电平时,电路复位。当R为高电平,且EP和ET也为高电平时,电路为十进制计数器;当R为高电平,且EP和ET为低电平时,电路是锁存器,保存计数的数据不变。

通过波形仿真以后,将当前文件变成一个包装好的单一元件,并放置在工程路径指定的文件夹中备用[6]。

用相同的办法也可以设计测频控制电路和显示译码器,并将设计好的电路包装入库。

3 频率计顶层电路的设计

频率计顶层电路是用来连接底层电路的,在底层电路模块已经包装入库的前提下,用原理图编辑功能设计好的电路如图4所示[7]。

该电路通过编译以后,波形仿真的结果如图5所示。

波形仿真的结果清晰地显示出,频率计电路在复位信号R的驱动下开始测频的工作。测频电路输入的clk信号周期是10ns,待测信号的周期是23ns,1μs的测量时间内脉冲数应为44,频率计输出的信号a2b2c2d2e2f2g2和a1b1c1d1e1f1g1相等,都是0110011,该信号输入七段数码管,将显示数字44,所测信号的频率为44MHz,说明所设计的电路时序正确[8]。

4 根管扩大仪控制电路的总体设计和结论

根据图1的组成框图,可分别用上面介绍的方法设计转速调节装置,转向控制装置和保护信号设置电路,并将设计好的电路包装成一个元件后,利用顶层的控制面板电路将根管治疗仪的控制电路集成起来,并将设计好的电路下载到FPGA芯片上,接到机器的外围电路上,机器工作正常,说明电路设计正确[9]。

因为采用FPGA芯片完成总体电路的集成,使得控制电路较原来的电路具有体积小,工作稳定可靠,故障率低等优点,具有推广应用的价值[10,11,12]。

摘要：采用FPGA芯片开发根管扩大仪控制电路的数字频率计,使所开发的电路具有体积小,工作稳定可靠,故障率低等优点,具有推广应用的价值。

关键词：根管扩大仪,FPGA芯片,数字频率计,牙齿治疗

参考文献

[1]张志君.口腔设备学[M].成都:四川大学出版社,2008.

[2]杨刚,周群.电子系统设计与实践[M].北京:电子工业出版社,2004.C

[3]秦曾煌.电工学(上册)[M].北京:高等教育出版社,2004.

[4]乔庐峰.Verilog HDL数字系统设计与验证[M].北京:电子工业出版社,2009.

[5]江国强.数字系统的Verilog HDL设计[M].北京:机械工业出版社,2007.

[6]潘松,黄继业.EDA技术实用教程[M].北京:科学出版社,2005.

[7]江国强.新编数字逻辑电路[M].北京:北京邮电大学出版社,2006.

[8]陈利永.数字电路与逻辑设计[M].北京:铁道工业出版社,2007.

[9]孙肖子,等.电子设计指南[M].北京:高等教育出版社,2006.

[10]李金平.电子系统设计[M].北京:电子工业出版社,2009.

[11]胡敏,等.如何正确使用口腔综合治疗机[J].中国医疗设备,2010,25(12):30.

FPGA芯片 篇7

1.1 OSD与FPGA

随着网络技术的发展, 高清晰电视、视频电话等终端视频设备的出现, 传播视频的格式也达到增加。在不同的设备之间需要视频格式的转换, 在此需求下视频格式转换芯片就成为了视频技术的发展新方向。此过程中OSD技术也随着发展起来, 此种技术是利用在屏幕上显示特定的字或者图像来完成人机交互的过程, 让使用视频的用户获得相关的基本信息, 如在电视屏幕上显示遥控其菜单等。OSD技术的实现通常利用单片机来实现, 但是因为单片机的功能相对简单, 而视频功能需求较为复杂, 加之周边的硬件电路较为复杂, 从而会增加系统的成本;另外, 因为OSD技术对同步时序的要求十分严格, 因为视频操控往往需要精确的同步性, 而采用单片机控制往往会造成时序延时。在研究中发现OSD技术可以采用专业的字符显示和处理芯片来实现功能, 其优势是电路设计简单使用方便, 其弱点是叠加多字符或者复杂图像的时候实施困难, 灵活性差。而采用FPGA实现OSD技术就可以克服其弱点, 不仅仅可以实现多文字字符和图像的叠加, 而电路可以最大限度的得到简化。同时, 还可以通过对FPGA的源代码进行修改而完成各种形式的叠加, 灵活性也得到了提高。

1.2 系统工作的原理

本文在分析中利用黑白视频信号为例, 进行模拟与试验。黑白视频信号通常可以分为三个各部分, 图像信息、同步脉冲信号、消隐脉冲信号。按照规定其消隐的电压为0V参考值, 图像信号电压的幅值为0.7V同步信号的电压值则为0.3V, 在零电平的条件下。视频同步信号的字符叠加信号必须经过必要的分离器件, 以此获得同步于视频信号的行信号与场信号。要对OSD技术的工作原理节进行分析和了解, 首先应从屏幕上的白点叠加进行分析。其叠加原理是:在场正程时段和行信号正脉冲时段在行信号的位置上图像信号位置叠加一个脉冲信号, 其脉冲的电压幅值就可以决定其亮度, 而脉冲信号和宽度就决定了亮点宽度。字符或者图像则是利用这些白点组成的, 从这个原理上看字符图像叠加的原理是在原始信号上进行特定的电压信号叠加, 并利用特定的时间将其显示在屏幕的特定位置上与原始信号同时出现。因此在OSD设计的时候应克服以下几个问题。

(1) 获得需要显示的字符库或者图像的基础数据; (2) 如何精确的现实“白点”的位置, 也就是对行信号进行精确的定位, 最终形成一个字符和图像的点阵, 并赋予其准确的时序性; (3) 如何在字符或者图像叠加是混入电压信号。在实际的设计过程中前面两个问题可以通过FPGA技术完成, 最后的问题则利用模拟电路实现。

2 OSD核硬件的实现

在设计实现的过程中需要构建数字电路和模拟电路, 这就是系统的硬件系统。数字电路的构成主要是FPGA和DSP两个部分。OSD控制核设置在FPGA当中, 输出叠加功能需要点阵时序;DSP则是系统的“上位机”, 辅助处理数据。

在FPGA的RAM容量可以按照屏幕显示图像、字符的数量和点阵的格式进行初步的分析和计算, 如果采用集成芯片作为你内边处理核心则可以保证系统有足够的资源完成FPGA的功能。如前面分析的最后系统实现模拟视频信号的处理必须以模拟电路完成, 所以在此应搭建模拟处理电路完成最后的叠加。其模拟电路包括以下几个。

(1) 对视频信号进行归零, 当视频信号的消隐电平不能处在零电位的时候, 如果电价字符就会对原有的图像信息产生破坏, 所以需要对输入的视频信号进行归零处理, 如采用归零芯片 (EL4089) 等完成此项工作。

(2) 对同步视频信号进行分离, FPGA的OSD控制核心需要视频具有同步的行信号与同步的场信号来完成计算, 而视频同步分离是必要的工作内容, 视频同步分离可以采用芯片完成, 即对行信号、场信号完成处理, 获取同步信号。

(3) 字符电平的叠加, 如前所述, 叠加电平是为了获得对屏幕上显示效果的控制, 如叠加白色字符是利用0.7V电平而黑色字符则是0.1V, 因此要实现多色彩的字符显示就需要复杂的电平叠加, 因此叠加电平的电路是十分复杂的。

(4) 信号通道开关, 在叠加的过程中为了保证输入是可控的, 就需要在原始视频和叠加电平之间设置开关, 即利用芯片完成对其控制, 并实现高速开关;以此完成叠加的输入和退出。

3 OSD核的软件设计

在实现OSD的过程中还需要对其进行程序化的控制, 即完成复杂的字符与图像的叠加, 不能仅仅依靠硬件芯片完成, 也需要复杂的软件程序来完成。

3.1 字符数据的控制

在屏幕上现实字符图像主要是以点阵的形式出现, 如设计字符的点阵方式为多个正方形方格构成。在字符点显示的过程中, 程序将特定的字符信息保存在相应的存储器的特定位置上, 即形成一个字符的地址, 在人机交互的时候, 向视频终端发出一个特定的指令, 此时系统就会调用相应的字符的地址, 而此地址往往设置为“菜单”的首个字符位置, 在此过程中访问程序仅仅访问的是首个字符的地址然后在根据其偏移量完成对数据库中字符的调用, 即获得了某一个字符全部数据, 并完成显示。

3.2 确定现实位置

在获得字符信息后, 就需要对其显示的位置进行选择和平衡。此时在源代码中对位置的两个方向, X、Y进行计数, 并将基本数据信息输入到硬件系统中, 在此过程中显示终端的像素点和X、Y方向上的行信号、场信号完成叠加, 然后软件就会按照其基本信息对屏幕上的像素点位置进行定位, 这样就完成了对字符显示位置的定位, 并获得较为合理的显示位置或者按照指令完成“菜单”移动和调整。

4 结语

视频芯片中OSD控制核心是十分重要的人机交互基础, 即利用硬件和软件对对行信号、场信号、时钟信号的控制, 实现“菜单”的显示和控制。在这一过程中如果单纯的依靠硬件完成将十分复杂, 因此利用FPGA技术来实现是一种较为灵活而方便的技术措施。

参考文献

[1]王艳艳, 郅晨.基于TMS320DM6446的OSD显示技术的研究与实现[J].中国新通信, 2008 (3) .

[2]盛磊, 徐科军, 陈智渊, 等.数字在屏幕显示控制核的设计与FPGA实现[J].上海交通大学学报, 2006 (5) .