数字下变频器

数字下变频器（精选八篇）

数字下变频器 篇1

关键词：软件无线电,数字下变频,正交化,多相滤波,FPGA

随着软件无线电技术被广泛应用于蜂窝通信及各种军用和民用的无线通信系统中。作为软件无线电接收机的核心技术, 数字下变频技术也得到普遍应用。

传统的数字下变频器 (DDC) 结构包括数控振荡器 (Numerical Controlled Oscillator, NCO) 、混频器、低通滤波器和抽取器。其实现方法占用FPGA资源多, 运算复杂程度高, 功耗高而效率低。因此常见的高效DDC实现方法采用了多相抽取滤波结构, 在滤波运算前就降低了数据的采样速率, 减轻了后续滤波环节的运算负担, 降低了DDC运算复杂度和功耗。本文基于多相抽取滤波的高效结构, 给出了一种更加简化高效的宽带DDC实现方法。

用现场可编程阵列 (FPGA) 来实现数字下变频器有许多好处。FPGA在硬件上具有较强的稳定性和较高的运算速度, 在软件上具有可编程的特点, 可以根据不同的系统要求, 采用不同的结构来完成相应的功能, 便于进行系统功能扩展和性能升级。

1 数字下变频器原理

1.1 典型数字下变频器

典型的数字下变频的实现框图如图1所示。采样数据输入后与两个正交的本振序列相乘, 再通过数字低通滤波滤除带外信号, 便可以得到基带的正交基带分量I和Q。

图1中低通滤波器和后接的抽取器一起构成了标准的抽取系统, 通常采用多相滤波结构来实现。如果抽取因子D很大, 低通滤波器所需的阶数又较高时, 实现这种单级多相滤波结构则比较困难, 必须采用多级抽取实现。

1.2 基于多相滤波结构的数字正交变换下变频器

此种基于多相滤波的数字正交变换新方法, 该方法不仅不需要正交本振, 而且后续数字低通滤波器阶数也较低, 用FPGA实现相对简单。

设输入信号为

按照以下采样速率对其进行采样

得到的采样序列为

式 (3) 中

分别为信号的同相分量和正交分量。进一步, 得到

令

则可得

即, x'BI (n) 和x'BQ (n) 两个序列分别是同相分量xBI (n) 和xBQ (n) 的2倍抽取过程, 实现过程如2图所示。

容易证明, x'BI (n) 和x'BQ (n) 的数字普为

也就是说, 由于采取了奇偶抽取, 导致运算结果在时域上相差了半个采样点, 这种时间上的“对不齐”可以采样两个延时滤波器实现, 且两个延时滤波器满足以下条件

实际上, HQ (ejω) 和H1 (ejω) 就是抽取滤波器中第奇数个滤波器系数和第偶数个滤波器系数。因此, 只需按照滤波器的设计方法求出滤波器系数, 并以此提取奇数个滤波器系数和偶数个滤波器系数即可。由于HQ (ejω) 和H1 (ejω) 主要被用于调节序列的延时关系, 并不用于对采样信号滤波, 因此, HQ (ejω) 和H1 (ejω) 只需要很低的滤波器阶数[1]。

2 数字下变频器的FPGA实现

此处以一种雷达数字中频接收机为例来说明基于多相滤波正交变换结构的数字下变频在FPGA上的实现。输入信号为中频500 MHz, 带宽分别为100 MHz、20 MHz、2 MHz、点频, 脉冲宽度20μs的线性调频信号。该信号经过A/D变换后送入FPGA进行数字下变频。选用FPGA型号为Altera公司Arria GX系列的EP1AGX60。用一片EP1AGX60配合软件设计即可实现此DDC的全部功能。ADC与DDC的系统框图如图3所示。

2.1 两倍抽取降速的FPGA实现

依据多相滤波正交变换的结构首先应将400 MHz数据率的12位数据进行两倍抽取。因为ADC提供给FPGA的全局时钟为200 MHz, 做两倍抽取可以将200 MHz的双沿数据转换为两路单沿200 MHz的数据, 达到初步降速的目的[2,3]。具体实现采用DDIO双沿采数的IP核, 其逻辑框图如图4所示。

其工作时序如图5所示, 每个时钟周期DDIO模块输出的两个12位数据dataout_h[11..0]与dataout_l[11..0]为本时钟周期上升沿和上个时钟下降沿所采集到的两个12位数据An和Bn。

2.2 数控振荡器 (NCO) 模块的FPGA实现

数控振荡器 (Numerically Controlled Oscillator, NCO) 的作用是产生正弦、余弦样本。频率较低时要产生NCO的正余弦样本, 可以用实时计算的方法。但在超高速采样的情况下, 实时计算方法实现起来比较困难, 所以NCO一般采用直接数字合成 (DDS) 的方法实现:通过相位累加器得到相位值, 将相位值截短后查正弦/余弦表, 得到所需的正弦/余弦值。相位值截短和生成正弦/余弦表时的幅度量化均会带来噪声[5]。

在一些特定情况下, 选用合适的采样率, 能够不使用直接数字合成 (DDS) 而用固定系数来产生正弦、余弦样本。这样不仅避免了相位值截短和幅度量化带来的噪声, 同时实现起来相对容易, 占用的FPGA资源少。本系统即是用固定系数来产生正弦、余弦样本[6]。

为将信号频谱搬移到基带, 根据式 (6) , 将NCO及乘法器部分简化, 只通过信号取反来产生。即I路数据为原始数据经DDIO接收后的其中一路数据乘以 (-1) n;Q路数据为原始数据经DDIO接收后的其中一路数据乘以 (-1) n。对I、Q录数据进行乘以 (-1) n的操作后, 输出的两路数据就为正交变换后的数据, 如图6所示。

2.3 平衡相位滤波器的FPGA实现

当信号经过NCO与乘法器模块后, I路数据与Q路数据在时域上会相差半个采样点, 这半个延迟差是由于采用奇偶抽取所引起的, 所以采用两个时延滤波器加以校正。将两路数据分别通过两个32阶的抽取滤波器, 输出即为I和Q两路基带数据。其滤波器系数分别为原型32阶滤波器的第奇数个和第偶数个系数, 用于调节两路信号的相差。该滤波器采用Altera公司提供的FIR IP核实现, FPGA逻辑如图7所示。

该平衡相位滤波器的具体设计采用基于窗函数的“汉明窗”设计方法, 采用Matlab的fdatool设计工具完成, 其设置参数如图8所示。将生成的滤波器系数导入到FPGA的FIR IP核中。

在FPGA中平衡相位滤波器FIR IP核的配置如图9所示。

2.4 抽取滤波器的FPGA实现

抽取滤波器为64阶, 其实现如图10所示。采用直接型结构, 输入数据分别和相应的系数相乘, 然后通过流水线加法器将结果进行累加输出。

滤波器设计采用基于最优化设计方法, 采用Matlab的fdatool设计工具完成。对于20 MHz的带宽, 截至频率设置为14 MHz;对于2 MHz的带宽, 截至频率设置为4 MHz;对于2点频带宽, 截至频率设置为2.9 MHz, 其他参数设置相同, 如图11所示。

滤波器的实现采用Altera提供的IP核, 具有稳定、速度快、效率高、使用配置方便且直观的优点。Reload_fir为系数可重载滤波器, 根据BW控制字的不同, 选择不同的滤波器系数, 从而实现不同的带宽选择。Para_cnt为抽取使能控制, 根据不同的带宽, 选择不同的抽取倍数, 并使其输出信号作用于D触发器的使能端口, 实现抽取功能。

3 DDC实验结果

DDC功能测试连接如图13所示, 采用Matlab产生2 048个标准的宽带中频信号数据, 并把产生的中频数据存储到FPGA的ROM中, 作为DDC逻辑的数据源。然后通过Signal Tap对数字下变频逻辑的运算结果进行存储并分析。

为观测方便, 产生501 MHz的单频数据存放于测试ROM中, 对DDC的输出结果实时进行监控, 带宽 (BW) 20 MHz时输出结果如图14所示。

输入信号频率为501 MHz, 由理论分析可知, 经DDC后输出信号频率为1 MHz。图14中, dai和daq为经过第一级平衡滤波器后的I路和Q路输出结果, idata和qdata为最终的结果, 此时信号速率为20 MHz, 对应图中波形每个周期有20个采样点。

4 结束语

介绍了一种运用FPGA设计基于多相滤波正交变换结构的数字下变频器的新方法, 它能够较好地降低滤波器的阶数, 同时运用FPGA内部IP核实现FIR滤波器以提高设计效率。通过改变软件设计改变数字下变频器的要求, 具有较好的可扩展性与灵活性。

参考文献

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[4]张希良.基于下频技术的软件无线电数字滤波器研究[D].济南:山东大学, 2012.

数字下变频器 篇2

关键词：数字PID;变频调速;PLC;恒压供水

一、基本原理

高层恒压供水是现代城市高层建筑的一项主要配套工程，它具有供水模式变换多，水压稳定，自动保护等特点，可以广泛应用于工业及民用建筑中。

由PLC控制的高层恒压供水系统采用数字PID控制技术，使PID的参数整定和调整实现在线控制，通过对系统压力的检测，根据水压的大小使系统分时对正常工作和消防供水两种分别采用PID控制和PD控制，使系统实现了快速、稳定的输出。

将管网的实际压力经反馈后送到比较器的输入端与给定压力进行比较，当管网压力不足时，通过对参数运算，调整PID的参数，控制电压上升，使频率相应增大，水泵转速加快，供水量加大，迫使管网压力上升。反之，水泵转速减慢，供水量减少，迫使管网压力下降。以保持恒压供水的稳定。

二、系统工作

系统可完成以下功能：1.生活供水自动恒压;2.自动/手动供水选通;3.定时换泵（PLC 30秒检测一次，无人用水十分钟停机）;4.工作状态自动保持;5.消防供水自动控制;6.消防生活连锁控制;7.管网压力自动起停泵。

工作方式有自动和手动两种，通过开关控制。

系统模拟输入输出模式模块选用CM235，从A口输入给定参数，B口输入反馈压力信号，模块输出直接用来控制变频器，被控水泵电机可以由变频器输出控制，也可直接由50Hz工频信号控制。

三、算法原理

为了能够可靠的控制变频器的运行并满足差值电压的跟踪，当输入信号的变化不大时，系统不再读取数据，将原来的计算值直接保持。当输入信号的变化值较大时，系统立即跟踪这一变化，并计算最新的采样值，并将其保持，一次作为参数运算的依据。

考虑到系统工作环境对系统运行状态的影响，在设计中除采用硬件上加装滤波器外，还采用数字滤波的方式来消除干扰的影响，数字滤波采用模拟输入平均值的方法，其总体运算公式：

Avg=（N-1）AvgN+NewN

为运算方便，将上述运算方法转换成下面的运算方法：

Rsum=Rsum-Avg+New

Avg=RsumN

该法的运算.思路是使用每次扫描的运算和，计算出新的平均值，其中最新平均值.总是位于指定的输出位置。考虑到运算时的符号处理，运算过程采用浮点运算。故需进行整数与浮点数之间的转换。如果采样值为正值，系统直接进行运算，如果系统采样值为负值，符号扩展至双字节，然后对双字节数据进行运算。

PID控制的模拟表达式为

P（t）=Kp[e（t）+β（1＼T1）?e（t）dt+TD（de（t） ﹨dt）

控制时，根据系统运行状态中偏差e（k）选择β值。

当正常供水时，若le（k）l， ≤△p使β=1，其增量式PID控制算法：

U（k-1）=kpe（k-1）=k1Σe（?）+k0[e（k-1）-e（k-2）]

U（k）=kpe（k）=k1Σe（j）=kD[E（K）-e（k-1）]

由上两式可得

ΔU（k）=Ae（k）-Be（k-1）+Ce（k-2）

U（k）-L（k-1）=Ae（k）-Be（k-1）+C（k-2）

U（k）=Ae（k）=f（k-1）

式中：f（k）=U（k）-Be（k）+Ce（k-1）

A=kp（1=T＼T=Ta＼T）

B=kp（1+2T＼T）

C=ktTB＼T

PID运算程序如图所示

VW56为中断调用次数;VW30为给定偏差量;VW60为系统偏差值;VW60为系统反馈量;该反馈量通过压力传感器获得，由于环境的影响可能会使该参量发生扰动，该变化会直接影响到参数量偏差。

2.通讯过程

无论计算机向变频器发出的是读数据命令还是写数据命令，变频器都可能返回两种形式的结果。一种是通讯正常时的正常响应，一种是通讯不正常的响应。当变频器收到信息时，先检验起始时间间隔+STX位，然后监测信息长度值LGE如果这些信息出现不符，那么所发送的信息无效。在信息接受前和接受过程中还会检测多段时间。如相应延迟时间，信息有效时间，字節延迟时间等。在接受过程中，还要产生校验位，只有以上信息需正确，且奇偶效验和地址字节没有问题时，发送的信息才会被正确接收且执行。

在通讯过程中，一个命令或响应信号只能对一个参数进行操作，计算机发出指令后必须等待相应的应答信号.同时不断重复指令。如果计算机投有从相应地址的变频器那里收到响应情号，它必须采取相应措施;变频器并不需要知道计算机是否收到了应答信号。指令和应答信号都必须在一次信息发送中完成，如果应答信号的方法是通过辨认响应参数中参数值和参数号。当计算机收到变频器对一个指令的应答信号后，再次发出指令信号时，变频器就认为是一项新的指令。

数字下变频器 篇3

高频地波雷达利用高频电磁波沿高电导率海水表面的绕射特性,实现对海洋状态环境(如风、浪、流等海洋动力学参数)和海面移动目标的超视距探测[1]。接收机是雷达系统的核心组件,直接影响雷达系统的总体技术指标。传统高频地波雷达接收机常采用高中频结构,通过模拟前端来实现对接收信号的放大、滤波、混频和中频输出等。随着软件无线电技术与超大规模集成电路的迅速发展,接收机的全数字化已成为一种趋势[2]。全数字接收机通过对接收天线所收到的回波信号进行直接采样后,后续的处理如信号的混频、滤波、抽取等部分由数字下变频(Digital Down-Converter,DDC)模块来完成。全数字化接收机模拟前端设计大大简化,在减小了设备的体积和复杂度的同时,也有利于提高系统的通道一致性,相对于传统接收机,在系统的可靠性、稳定性、平台通用性等方面均具有明显的优势。因此,目前高频地波雷达接收机的设计逐渐开始采用全数字化设计。

DDC模块作为接收机的一个关键部分,相对于单通道接收情况,双频多通道接收机DDC功能的实现要复杂得多。文献[3]采用4个DDC模块来实现同时双频段8通道DDC。利用可编程门阵列(Field Programmable Gate Array,FPGA)可较方便地实现单通道DDC,但该方案采用并行方式,每个通道单独使用一个下变频模块,虽然实现起来简单,但会占用过多FPGA资源,而且会增加功耗。FPGA数控振荡器(Numerical Controlled Oscillator,NCO)和有限冲击响应(Finite Impulse Response,FIR)滤波器的IP核都支持多通道时分复用功能[4],可借此完成多通道DDC。

本文提出一种基于时分复用的思路完成双频8通道DDC设计的方法,仿真结果表明,基于该方法实现的DDC模块在确保实现预期功能的同时,大大降低了FPGA开销,节省了系统资源。

1 DDC设计原理

DDC模块包括数字混频器、NCO、抽取滤波3部分[5]。单通道DDC一般结构如图1所示。NCO是信号产生器,产生混频时正交本振信号cos(ω0n)与sin(ω0n),其中ω0为本振频率。数字混频器将接收的高速采样信号x(n)分别与正交本振信号相乘,产生正交的I、Q两路信号。

设输入的离散解析信号为:

式中a(n)是信号的幅度,ω0是信号的载波频率,Ψ(n)是信号的基带相位。式(1)乘以载波分量e-jω0n再经过低通滤波器可下变频到基带,即:

抽取过程可降低混频之后基带信号的数据率,方便后续信号处理。设正交混频之后信号s(n)的频谱为S(ejω),经整数D倍抽取后信号sD(m)频谱为SD(ejω),则:

抽取序列的频谱是原始序列频谱经频移和D倍展宽后D个频谱叠加和。抽取信号经滤波器滤波可以得到基带信号,通常由设计合适的积分梳状滤波器(Cascaded Integrator Comb,CIC)[6]、半带滤波器(Half Band,HB)[7]、或FIR滤波器来完成,设计滤波器时需防止频谱混叠。

2 多通道接收机DDC设计

2.1 接收机整体设计

设计的高频雷达数字接收机同时工作在高低两个频段,对应两个发射通道,8个接收通道。天线接收的信号首先经过带通滤波器,经8通道模数转换器(Analogto-Digital Converter,ADC)采样,采样后的信号送至FPGA,完成数字下变频和数据上传。FPGA还完成发射波形的数字产生,数字信号经两通道的数模转换器(Digital-toAnalog Converter,DAC)转换成模拟信号,最后经过带通滤波器滤波送至发射机。

2.2 NCO

NCO产生两路正交线性调频信号的同相分量和正交分量。接收端是高低频段同时工作,混频时需要两个NCO,分别产生高低两个频段的两路本振信号。NCO IP核支持多通道时分复用功能,用一个IP核即可。经ADC转换的信号数据率是48 MS/s,NCO产生的本振信号数据率也是48 MS/s,NCO IP核的工作时钟定为96 MHz,通道数设为2。

2.3 数字混频器

采用正交混频机制,正交混频可避免实信号频谱存在正负对称频率问题[8],混频时对高低频段进行时分复用,即单通道接收的高低两个频段信号在一个混频器里进行混频,可减少一半混频器的数目。混频器输入信号的数据率是48 MS/s,数字混频器的工作频率设为96 MHz。这样每一通道经混频将高低频段的信号分开,采用正交混频,会产生I、Q两路信号,因此原来的每通道数据经过混频之后变成了4通道数据,抽取滤波的通道数变为32。

2.4 抽取滤波器组

正交混频后通道数为32,每通道的数据率为48 MS/s,DDC之后进行1 024点的快速傅里叶变换,发射波形周期是250 ms,则变换之前的数据率为1 K/250 ms=4 KS/S,故DDC抽取倍数为48(MS/S)/4(KS/S)=12 000。为实现12 000倍的抽取与滤波,我们设计了8级滤波器级联方式的抽取滤波器组,如图2所示,前四级使用HB滤波器,每级抽取2倍,第五级到第七级FIR滤波器抽取倍数均为5,最后一级FIR滤波器抽取倍数为6。具体来看,系统抽取滤波模块的工作时钟是144 MHz,针对HB1来说,输入HB1信号数据率为48 MS/S,它的时分复用因子M=3,要完成32通道的抽取滤波需要HB1数目为11,依次可以计算出每级滤波器的数目:6个HB2,3个HB3,2个HB4,LPF1、LPF2、LPF3、LPF4的数目都是1。

各级滤波器的设计通过MATLAB的FDATool工具箱完成,相应参数如表1所示。

3 TDM多通道DDC实现

在Quartus里例化相应IP核,搭建整个DDC模块,模块寄存器传输级(RTL)框图如图3所示。fmcw_gen模块是数字本振模块,产生高低两个频段正交混频需要的本振信号;mixer模块是数字混频器模块,实现8通道的数字混频;ddc模块是8级FIR滤波器构成的抽取滤波模块,完成32通道的抽取滤波功能。

4 结果分析

4.1 多通道DDC仿真结果

多通道DDC仿真由Modelsim完成。由于调频连续波周期为250 ms,在Modelsim里仿真起来耗时特别长,仿真简化处理如下:用单一频率的正弦波来代替线性调频中断连续波,8通道只仿真第一个通道,即只给第一个通道提供数据,其他通道输入为零。

仿真参数设定:低频段本振信号7.53 MHz,高频段信号11.56 MHz;混频输入的测试信号是11.560 4 MHz和7.529 9 MHz两个正弦波的叠加。将Modelsim仿真的数据导入MATLAB做频谱分析,结果如下。

经计算,混频之后高频段信号有4个频率:f1=400 Hz、f2=4.031 MHz、f3=19.159 MHz、f4=23.124 MHz;低频段信号有4个频率:f1=100 Hz、f2=4.030 4 MHz、f3=15.059 9 MHz、f4=19.090 4 MHz。LPF4的通带截止频率是0.8 KHz,经过LPF4输出只有100 Hz和400 Hz的信号,图4是LPF4的输出结果,从图中看到高频段只有400 Hz的信号,低频段只有100 Hz的信号,表明抽取滤波结果正确。

LPF3的输出,理论上高频段只有400 Hz的信号,低频段只有100 Hz的信号,仿真结果与理论值一致。由于篇幅限制这里未给出,其他滤波器的仿真结果也与理论值吻合,这里未一一列出。整体的仿真结果表明本文提出的多通道数字下变频实现方法是可行的。

4.2 时分复用与并行单通道模式资源对比

Quartus编译工程可以查看时分复用和并行单通道(以后简称并行模式)两种模式下资源的使用情况。在并行模式下,仅计算后四级FIR滤波器对资源的使用情况,表2给出了时分复用方式与并行方式滤波器组FPGA资源的使用情况。

时分复用情况下,虽使用了较多的HB1和HB2滤波器,但HB滤波器有一半的系数为零,比对称FIR设计时的计算量少了一半,且HB滤波器阶数不高,因此整体对FPGA资源消耗不大。后四级FIR滤波器虽然阶数稍高,但每一级的滤波器数目都是1,对资源消耗少。整体上节省资源。从表中可看出并行方式下存储块的使用是时分复用方式的近12倍,结果表明采用时分复用滤波器组的方式可节省较多FPGA资源。

5 结论

本文针对同时双频多通道全数字接收机,提出了一种比较节省FPGA资源的多通道DDC实现方法,其核心是对NCO、混频器及FIR滤波器IP核的时分复用,用一个滤波器组完成了32通道数据的抽取滤波处理,把数据的速率从48 MS/s降为4 k S/s。时分复用方式和传统并行方式进行DDC时FPGA资源使用情况对比分析表明,时分复用方式节省较多FPGA资源,是一种比较有效的设计。仿真结果表明,本文设计的DDC仿真结果与理论吻合。时分复用FIR滤波器IP核进行多通道DDC是一种比较可取的方式,通道数继续增加时,该方法仍然适用,可相应提高IP核的工作时钟频率,增加IP核的通道数。这种方法会在多通道全数字接收机里得到比较广泛的应用。

摘要：提出一种基于时分复用原理的双频段多通道数字接收机DDC模块的设计方法,并利用FPGA的数控振荡器和FIR滤波器的IP核完成了DDC模块的设计与实现。仿真结果表明,该设计实现了数字混频、抽取和滤波的功能,与其他设计方案对比表明,本方案有效地减少了FPGA资源的使用量,降低了硬件设计的复杂度,节约了硬件成本。

关键词：数字接收机,同时双频段,多通道,数字下变频,时分复用

参考文献

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数字下变频器 篇4

关键词：DSP Builder,数字下变频,NCO混频器,CIC滤波器,FIR滤波器

0 引言

数字接收机前端接收到的数字信号由于高频采样, 数据量特别大, 所以在软件无线电中对A/D采样后的数据流进行降速处理非常重要。通常的办法是采用数字下变频 (DDC) 技术, 将高数据流变成DSP可实时处理的中低数据流信号, 再送往数字终端进行处理。实现这一技术传统的设计方法是先进行算法设计再用Quartus II软件进行VHDL编程, 但此方法手动要编写很多代码且易错, 开发时间很长, 灵活性差。近年来随着Altera公司DSP Builder工具的推广, 基于FPGA IP核设计成为趋势。用经过严格测试和优化的IP模块, 能大大减少设计和调试时间。本文就是在DSP Builder环境下直接调用IP库搭建数字下变频模型, 并通过对其在Simulink和Quartus II及Model Sim环境下仿真, 最终证明此设计方法高效可行。

1 DSP Builder简介

DSP Builder是一个系统级 (或算法级) 设计工具, 它架构在多个软件工具之上, 并把系统级和RTL级两个设计领域的设计工具连接起来, 最大程度地发挥了各种工具的优势。它依赖Math Works公司的数学分析工具MATLAB/Simulink, 以Blockset出现, 可以在Simulink中进行图形化设计和仿真, 同时又通过Signal Compiler可以把Simulink的设计文件 (.mdl) 转成相应的硬件VHDL语言, 以及用于控制综合与编译的TCL脚本。DSP Builder中的硬件IP核是离散模块库的元件, 此功能块已在Altera器件中作了严格的测试以及功能与资源的优化。Mega Wizard Plug-In Manager用独立的图形用户接口 (GUI) , 把静态参数传递给HDL设计流程中的复杂IP。由此可见, 本文用硬件IP核进行数字下变频设计将变得快捷高效。

2 数字下变频的原理模型

如图1所示, A/D采样得到的数字高频信号输入DDC后, 先与数控振荡器 (NCO) 产生的正交本振信号相乘, 将特定频率信号下变频至基带。由于A/D的采样速率较高, 而混频后得到的数据率和采样速率是一致, 后级的DSP很难达到这个处理速率, 因此先通过级联积分梳状滤波器 (CIC) 和半带滤波器 (HB) 进行大的抽取, 使数据率快速降下来, 再由FIR滤波器进行低通滤波, 滤除带外噪声, 提取有用信号。CIC滤波器只有加减运算, 没有乘法运算, 硬件实现时可达到很高的处理速率, 所以很适合做抽取系统中的第一级抽取和进行大的抽取因子的工作。HB滤波器抽取因子固定为2, 其滤波器系数近一半为零, 可以节省近一半的乘法器, 因此被作为第二级低通滤波和抽取。通过CIC和HB滤波抽取后, FIR滤波器对整个信道进行整形和数据分离最后得到适于后级DSP处理的低速信号I、Q两路信号。

2.1 NCO数控振荡器的设计与实现

NCO作为数字下变频的核心部分, 它的作用是产生正交的正弦和余弦样本。传统方法是采用查表法 (LUT) , 即事先根据各个正余弦波相位计算好相位的正余弦值, 并按相位角度作为地址存储该相位的正余弦值, 构成一个幅度/相位转换电路。在系统时钟的控制下, 由相位累加器对输入频率字不断累加, 得到以该频率字为步进的数字相位, 再通过相位相加模块进行初始相位偏移, 得到要输出的当前相位。但要得到高分辨率正余弦样本, 往往需要扩大波形存储器的容量, 造成存储资源的大量消耗。而且还需要外挂RAM来存储波形, 受RAM读取速度的影响, 数控振荡器的输出速率必然受到制约。基于矢量旋转的CORDIC算法的数控振荡器仅用移位寄存器和加法器就可产生正余弦信号, 不但省去了传统NCO庞大的存储器资源, 而且保留了一般数控振荡器频率分辨率高、频率变化速度快、相位可连续线性变化、生成的正弦/余弦信号正交特性好等特点, 非常适用于在正交数字混频器中进行高速高精度的数字调制解调。NCO的输出频率和频率分辨率:

其中, M为频率控制字, fclk为时钟频率, N为相位累加器位数。根据上面公式和原理, 使用NCO IP核设计NCO数控振荡器。本实验基于CORDIC迭代算法, 其相位累加器位数30位, 角度精度为14位, 幅度位数12位。定义时钟fclk=50MHz, fout=2MHz带入公式可算出NCO输出的正余弦信号:频率控制字为42949673, 频率分辨率Δf≈0.0466Hz。

2.2 CIC滤波器原理

CIC (Cascade Integrator Comb) Filter, 即级联积分梳状滤波器, 是一种在多速率信号处理中广泛应用的高效抽取或内插滤波器。它具有只需加法器, 不需要乘法器, 运算速度快, 易于工程实现等特点。CIC滤波器的系统函数为:

其中, D为CIC滤波器抽取因子, N为级联级数。HI (Z) =1/1-Z-1是积分器, HC (Z) =1-Z-D是梳状滤波器。增加CIC滤波器的级联级数N可以达到增大第一旁瓣抑制, 但同时多级的CIC滤波器, 还要考虑滤波器的带内衰减问题。所以CIC滤波器的级联数一般为3级到5级。本实验使用CIC IP设计CIC滤波器, 滤波器类型为10倍抽取滤波器, 级联级数为4, 一个单位延迟, 一个接口两通道, 输入输出位宽分别为20位和24位。

2.3 HB (半带) 滤波器原理和实现

有限脉冲响应滤波器 (FIR) 是滤波器的一种, 它因原理及实现结构简单和很容易实现线性相位而在雷达、通信以及信号处理领域得到广泛应用。系统函数为:

FIR滤波器的基本结构有直接型、级联型、频率抽样型、快速卷积结构、线性相位结构;其主要设计方法有窗函数法, 频率取样法以及线性相位的优化设计法。HB滤波器是FIR滤波器的一种特殊结构, 在抽取滤波处理中有着特别重要的位置, 它特别适合实现2的幂次方倍抽取, 计算效率高, 实时性强。它的特点是:ωA=π-ωC, δS=δP=δ也就是说半带滤波器的阻带宽度和通带宽度是相等的, 且通带阻带波纹也相等, 其冲激响应:

可以看出HB滤波器的冲激响应具有偶对称性, 除了零点不为零外, 其余偶数点都全为零, 所以只需一半的计算量, 特别适合于进行实时处理。本文同样采用DSP Builder来构造, 抽取因子为2, 双通道输入, 输入输出位数均为24位, 多周期循环结构, 流水线级别为1。

2.4 构建数字下变频系统

构建数字下变频系统, 如图2所示。

Subsystem_12bei Decimator子系统如图3所示。

3 仿真及结果分析

本系统中HDLImport模块为自己手动编写的fir低通滤波数据分离模块, 它主要起滤除噪音信号得到理想需要低频信号的作用。Signal Compiler采用Cylone IV E系列芯片, Resource Usage模块对系统进行资源分析。输入仿真信号为2.02MHz的正弦波与NCO产生的2MHz的正余弦信号混频, 产生4.02MHz和20k Hz的频率, 经CIC和FIR模块后得到20k Hz的低频低数据信号。仿真得如图3所示的DDC前后示波器波形。

由图4-5所示可知采用Cylone IV E系列芯片设计的DDC系统达到了20倍分频 (等于CIC和HB滤波器抽取乘积) 且滤除了高频分量, 起到数字下变频的作用。同时由于信号在硬件芯片内传输, 输出结果相对输入约有0.00001秒的延时, 符合实际电路。Resource Usage模块对Cylone IV E系列EP4 CE40 F23 C8芯片资源使用率分析:逻辑单元14%, RAM1%, 乘法器34%, 说明设计能满足芯片的硬件要求。最后将设计系统模型通过Signal Compiler编译器编译可以得到Quartus II软件对应的完整工程文件。Quartus II软件编译报告如表1所示, 说明基于DSP builder资源分析完全正确。

最后调用Model Sim进行时序仿真, 仿真结果如图6所示。

不难测得输出信号的周期约为5×107ps, 即数字下变频后信号频率为20k Hz。通过以上仿真实验说明设计完全正确, 最后还可通过Quartus II下载工程到相应芯片进行硬件实验。

4 结束语

本文在数字下变频理论的基础上, 提出一种基于DSP Builder IP库来实现数字下变频的方案。通过系统的综合仿真验证了设计的正确性, 为从事基于FPGA的数字下变频系统的应用开发的人员提供了一种新的思路, 具有一定的应用价值和参考意义。设计阶段, 采用工具DSP Builder在MATLAB中进行设计和仿真, 并通过Signal Compiler编译器转化为工程文件, 再由Quartus II和Modelsim验证设计。整个设计工作简单、高效, 充分发挥了DSP Builder开发FPGA器件设计灵活方便的特性。这种设计方法有效地解决了DSP算法在硬件环境下反复调试、修改的复杂性, 缩短了DSP硬件设计和开发的周期。

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基于FPGA的数字下变频设计 篇5

软件无线电是目前和未来无线通信系统的关键技术, 其核心思想[1]就是让数字化处理尽量地靠近天线, 从而将更多的处理通过数字的方式完成。软件无线电强调体系结构的开放性和全面的可编程性。由于目前硬件还不成熟, 不能实现理想的软件无线电, 通常采用折衷的带通采样的软件无线电结构。因此, 数字下变频技术在这种形势下应运而生, 所以研究数字下变频技术具有非常重要的意义。

数字下变频是软件无线电系统的重要组成部分, 主要完成对信号的混频、滤波、抽取和整形等工作, 包括数字混频模块和抽取滤波模块[2]。在数字下变频系统实现方案中, 输入的模拟中频信号经过高速A/D采样数字化后与数控振荡器产生的正交本振信号进行混频, 然后再由抽取滤波模块进行处理, 以输出低速的低频或基带信号。现场可编程门阵列 (Field P r o g r a m m a b l e G a t eArray-FPGA) 是一种由用户自行配置专用数字集成芯片, 具有小型化、低功耗、可编程、数字化和快速方便实用的特点[3]。FPGA的灵活性与高速处理的能力, 使其由一种灵活的逻辑设计平台发展为重要的信号处理元件, 在各种软件无线电产品中得到了广泛的应用。

数字下变频器结构

数字下变频由数控震荡器 (NCO) , 数字混频器, 滤波器组组成, 射频信号经过下变频成模拟中频信号, 模拟中频信号经过A/D转换成数字中频信号, NCO产生的两路正交序列信号与数字中频信号相乘, 将数字中频信号变为了低频基带信号, 经过滤波器组的抽取, 滤波及整形后输出低频低速率的基带信号送给后端的DSP处理器进行调制解调。这里的滤波器组由5级5倍抽取CIC滤波器、2倍抽取HB滤波器、FIR单倍滤波器组成。

数字下变频器的FPGA实现

本设计选用Xilinx公司的Virtex-5XC5VLX110T的FPGA开发系统, 结合MATLAB预先对滤波器的指标进行仿真, 然后在Xilinx公司的集成开发环境ISE10.1中进行Verilog语言编程和IP核的调用, 并结合Mentor的子公司Model Tech出品的Modelsim进行仿真和验证。

NCO的FPGA设计

数控震荡器 (NCO) 的作用是产生两路正交序列信号与中频信号混频, 其设计的好坏直接关系到数字下变频的性能, 目前NCO的设计有查表法, CORDIC算法, 以及重采样法, 本文采用基于查找法的DDS进行设计, 通过ISE平台调用IP core的办法完成NCO设计, 该本办法快速, 可操作性强。

设fout为DDS的输出频率, fc为输入信号的采样频率, N为相位累加器的字长, 则输出信号频率与频率控制字M的关系为:

当M为1时, 上式代表DDS的输出频率分辨率, 即:

D D S设计参数如下:输出单通道, 系统时钟频率为40MHz, 输出正余弦信号的频率为10MHz;输出数据位数为16, 输出的无虚假动态范围为96d B, 频率分辨率为0.4Hz;累加器输出的数据宽度为27, 采用固定非编程方式实现。加载使用Core Generator产生的DDS内核, 编写顶层程序, 同时使用Verilog编写用于仿真的testbench, 调用Model Sim进行功能仿真。基于IP核的DDS仿真如图2所示。

CIC滤波器的FPGA设计

CIC滤波器由两部分组成, 积分器和梳状滤波器的级联其冲击响应为:

式中N为梳状滤波器的系数长度 (后面将会看到这里的N也就是抽取因子) 。根据Z变换的定义, 滤波器的Z变换为:

由式 (2) 可以得出CIC滤波器的结构如图3所示。

由于单级CIC滤波器的过渡带和阻带衰减特性不是很好, 较大的旁瓣衰减使得滤波器的性能下降, 因此通常需要通过阶数的增加来提高阻带的衰减性能, 但综合考虑带内平坦度等原因, 实际中CIC滤波器的级数是有限的, 不宜过大, 一般为5级为限。本设计就是采用一个5级5倍CIC滤波器, 经过ISE综合后并在Model Sim中仿真, 得到如图4所示的仿真结果:仿真中的输入信号为混频器的输出信号, 采样速率设为40MHz, 从图中波形可以看出CIC滤波器对输入数据每5个时钟进行一次抽取, 采样数据每5个系统时钟输出一个, 从图中得知CIC滤波器在实现了抽取功能的同时, 也使得采样速率变为原来的1/5即8MHz。

HB滤波器的FPGA设计

半带滤波器特别适合于实现D=2M倍 (即2的幂次方倍) 的抽取或内插, 而且计算效率高, 实时性强, 因此, 在多速率信号处理中有着极重的地位。半带滤波器是指其频率响应满足以下关系的FIR滤波器:

上式说明半带滤波器通带纹波与阻带衰减相等, 通带带宽等于阻带带宽。半带滤波器的冲激响应为:

F I R滤波器的FPGA设计

从式中可以看出半带滤波器系数的对称性和近一半系数为0, 使得滤波运算量大大降低了, 因此半带滤波器特别适用于实时处理。由于HB滤波器的阶数越低, 相对带宽越小[4]。因此, 在小抽取率的情况下, 应尽可能用高阶的HB滤波器, 以获得尽可能大的信号带宽。

在半带滤波器的设计中采用的是结合Matlab的FDAtool工具箱和Xilinx FPGA设计中的IP core生成器这两个工具, 然后在ISE中通过Verilog语言进行例化处理。其具体步骤为首先在FDAtool工具箱中设计好半带滤波器, 采用凯撒窗实现, 其中通带为0.5MHz, 采样率为40MHz。在FDAtool中设计完滤波器后, 将相应的系数导入Xilinx的IP核中。经过ISE的综合后在Model Sim仿真的结果如图5所示。从图中可知, 输入为CIC滤波器的输出数据, 输入经过2倍降采样后, 每10个系统时钟周期输出一个采样数据。

F I R滤波器的FPGA设计

经过CIC和H滤波器抽取后, 基带信号的速率由最初的高采样率降到了低采样率, 频率也搬移到了基带, 以适应后级F I R和D S P的处理要求。FIR滤波器的主要用途是对整个信道进行整形滤波, 需要的时候还可以作为匹配滤波器使用。

本文设计F I R滤波器采用的方法和设计HB滤波器的方法类似。也是通过采用窗函数思想, 结合FDAtool工具箱和Xilinx FPGA设计的IP core生成器这2个工具来完成的。其仿真波形如图6所示。

系统整体仿真与实现

该系统实现的数字下变频具体处理流程[5]为:频率为30MHz的中频信号由AD器件以频率为40MHz采样时钟实施采样, 然后把采样后的数据送入到FPGA中:NCO产生频率为10MHz的正余弦两路信号与采样数据进行的混频。混频后得到40MHz正交的I、Q、2路第二中频信号;信号通过5倍抽取的5级CIC滤波器得到8MHz采样率的信号;再通过一级半带滤波器2倍抽取变为4MHz采样率的信号;最后经过FIR整形滤波后输出低采样速率的信号供后级的DSP进行处理。其仿真波形如图7所示。

由图7可以看出, clk为40MHz的采样时钟, 也是系统时钟;rst为复位信号, 低电平有效;data_in为输入的16位数据, 每个系统时钟周期输入一个采样数据;mix_i为混频后的I路信号, 每个系统时钟周期各输出一个数据;cic_i为CIC模块输出的I路信号, 每5个系统时钟周期各输出一个数据;hb_为HB模块输出的I路信号, 每10个系统时钟周期各输出一个数据;I_out为FIR模块输出的I路信号, 每10个系统时钟周期各输出一个数据。

本实验设计最后在Xilinx公司ISE10.1开发环境下, 选择FPGA芯片Virtex-5系列的XC5VLX110T设计实现了数字下变频器, 经过ISE的综合实现后, 数字下变频系统的FPGA资源利用率情况如表1, 根据表中硬件资源报告可以看出, 此设计占据的资源数完全在硬件的承受范围之内。

结语

本文主要研究了数字下变频器的原理及基于FPGA的实现方法。由于FPGA在设计和修改上的灵活性, 使其比ASIC更加适合实现数字下变频器。FPGA可以满足各种不同应用场合的要求, 因此用FPGA来代替专用数字下变频芯片能够满足大部分通信系统中接收机对数字下变频器的处理速度、处理带宽以及滤波器性能的要求, 具有一定的实用价值。

摘要：数字下变频 (Digital Down Converter or DDC) 是软件无线电的核心技术之一, 本文首先介绍了数字下变频的原理, 然后主要讨论了基于FPGA的数字下变频实现结构, 在Xilinx公司ISE10.1开发环境下, 通过编写Verilog程序和调用IP核相结合的方式研究了数字下变频的FPGA实现方法, 通过FPGA芯片Virtex-5 XC5VLX110T设计实现了数字下变频器, 并用Modelsim对各个模块和整个系统进行仿真, 结果表明, 各个模块和整个系统都能按要求工作, 从而验证了FPGA实现数字下变频的正确性。

关键词：数字下变频,IP核,数字频率合成器 (DDS) ,FPGA

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卫星信道模拟器数字下变频系统设计 篇6

现有的信道模拟器主要采用基带模拟、中频模拟和射频模拟。射频模拟虽然真实性很好, 但其工作频段太高, 不容易实现, 且工作频段固定, 不易于扩展。基带模拟复杂度较低, 易于实现, 但其与实际信道仍存在差距, 不能反映真实的信道特性。较之于射频模拟和基带模拟, 中频模拟有着独特的优势。中频频率远低于射频频率, 且频率范围较大, 易于实现和扩展。而且中频信号属于载波信号, 可以克服基带模拟的失真问题［３］。所以本卫星信道模拟器采用中频模拟, 测试输入信号采用中频模拟信号。

采用DSP进行卫星信道模拟器的设计时, 首先要将输入中频模拟信号转换成中频数字信号, 若将采样得到的高速数据流直接送给DSP进行处理, 将给DSP带来巨大的运算压力, 以至于降低卫星信道模拟器的实时性。故在将中频数字信号送给DSP处理前, 需将其转换为数字基带信号, 以适应DSP处理数据的能力。所以数字下变频模块是卫星信道模拟器中一个重要的组成部分, 直接关系到卫星信道模拟器性能的好坏。

1总体结构

卫星信道模拟器的总体结构, 如图1所示。

模拟信号输入模块与A/D转换模块连接, 提供系统测试中频模拟信号, 中频模拟信号经过A/D转换模块采样得到中频数字信号, 再由数字下变频模块对其进行抽取、滤波, 降低数据速率, 使其变为低速基带数字信号［４］, 最后送入DSP处理模块进行处理, DSP处理模块通过JTAG接口与PC机通信, 写入处理程序和观测处理结果。采样时钟模块与A/D转换模块连接, 提供系统采样时钟。初始化模块与数字下变频模块连接, 对其进行初始化设置。DSP处理模块前面的模块构成了卫星信道模拟器的数字下变频系统, 它是卫星信道模拟器的关键部分, 其性能好坏决定了整个系统的性能与稳定性。

2硬件设计

2.1数字下变频系统结构设计

卫星信道模拟器数字下变频系统的结构框图, 如图2所示。中频模拟信号源由信号发生器提供, 高速ADC芯片AD6644对中频模拟信号进行采样量化得到中频数字信号。数字下变频芯片AD6620并行接收AD6644并行输出的高速数据流, 对其进行下变频、多级抽取和滤波, 得到基带数字信号。高速浮点DSP TMS320C6713通过多通道缓冲串口 (McBSP1) 与AD6620串行通信, 同步接收低速基带数字信号, 并对其进行相应的处理, 这就相当于通过了真实的卫星信道。

AD6644是ADI公司的一款高性能的高速A/ D转换器, 精度为14位;采样率可达65 Msps;无杂散动态范围为100dB;3.3V CMOS兼容输出;输入带宽为250 MHz;输出为二进制补码格式;采用差分模拟信号输入［５］。

AD6620是ADI公司的一款高性能的可编程数字下变频器, 特别适用于高速信号的数字下变频处理。AD6620能够将中频数字信号搬移到基带, 实现数字下变频、抽取和低通滤波。采用单通道实数输入时, 其信号最高频率可达67 Msps;采用单通道复数输入或双通道实数输入时, 其信号最高频率可达33.5 Msps。内部由频率变换单元数控振荡器 (NCO) 、二级固定系数积分梳状滤波抽取滤波器 (CIC2) 、五级固定系数积分梳状滤波抽取滤波器 (CIC5) 和一个系数可编程的RAM系数FIR滤波器 (RCF) 共四个串取处理单元构成。其中, NCO将中频信号搬移到基带, 实现数字下变频;抽取滤波器用于降低数据速率, 获得较低速率数据流供DSP处理;FIR滤波器尽可能使低通目标信号通过, 并能抑制带外干扰信号［６］。

2.2数字下变频系统电路设计

卫星信道模拟器数字下变频系统的电路连接, 如图3所示。

AD6644采样时钟源有两种:有源晶振或经ENC接口由外部信号发生器提供。采样时钟由变压器变为差分信号, 再经一个背对背的肖特基二极管HSMS2812输入到AD6644引脚ENCODE和B。中频模拟信号 (IF) 由外部信号发生器输入, 再经变压器变为差分信号输入AD6644的引脚AIN和ENCODE。中频模拟信号 (IF) 由外部信号发生器输入, 再经变压器变为差分信号输入AD6644的AIN和AIN。AD6644的引脚D0~D5经锁存器74LCX574连接AD6620的引脚IN2 ~ IN7, AD6644的引脚D6~D13经锁存器74LCX574连接AD6620的引脚IN8~IN15。AD6620的时钟CLK有两种, 一种为AD6644的采样时钟, 另一种为AD6644的数据准备好信号DRY, 由于DRY信号驱动能力较弱, 所以采用一个反相器NC7SZ32对其进行整形和驱动。引脚IN0、IN1、EXP0、EXP1和EXP2接地。单片机AT89LV51通过AD6620的微处理器端口MicroPort对其进行初始化。AD6620与TMS320C6713串行通信 (引脚PAR/SER接地) , 串行输入引脚SDI接地, AD6620工作于主模式 (引脚SBM接高电平) 。AD6620引脚SDFS、 SDO和SCLK分别连接TMS320C6713的引脚FSR0、DR0和CLKR0［６，７］。

3系统参数设置

现以一个实例来说明各参数的具体设置过程。 假设输入中频模拟信号的中心频率为30 MHz, 带宽为1 MHz, 过渡带宽设计为12 500~30 000 Hz, 滤波器的抗混叠衰减为-90dB。

3.1 AD6644的参数设置

AD6644对中频模拟信号进行采样, 使其变为中频数字信号。对A/D转换器的选择主要取决于采样位数与采样速率。因为卫星信道模拟器对系统的实时性要求非常高, 所以数字下变频系统采用精度为14位的高速ADC AD6644。

采样速率主要由信号带宽决定。根据奈奎斯特采样定理, 采样速率至少为信号带宽的2倍, 而在实际应用中一般至少大于2.5倍信号带宽［８］。提高采样速率可以使信噪比得到增加, 采样系统最大量化信噪比为

式中, N为A/D转换位数, fｓ为采样频率, B为输入模拟信号的带宽。式 (1) 表明, B一定时, fｓ每增加一倍, 系统信噪比SNR将增加3dB, 相对于量化比特数增加了0.5比特。可见, 提高采样频率能够提高A/D转换的精度, 所以在器件速率允许的情况下应该采用过采样技术。采样率公式［９］为

由式 (2) 知, m越小, 采样频率越高, 量化信号的频谱重叠机会越小, 输出信噪比也就随之增加。 mｍａｘ为fｓ满足奈奎斯特采样定理时m的最大值。将f０=30MHz, B =1MHz代入式 (2) , 得

由式 (3) 知, 取m =1, 则30.5MHz≤fｓ≤59 MHz。由于AD6644的采样率可达65MHz, 故可选取fｓ=50MHz。为了降低系统的复杂度, AD6644与AD6620共用50MHz的同步时钟。

3.2 AD6620的参数设置

AD6644采用过采样技术能带来更高信噪比, 但同时会导致采样后得到的数据率非常高。这将给后端DSP的处理带来了沉重的运算负担, 且极大地耗费了系统的资源, 使DSP不能实时地处理数据。 这一问题在对实时性要求非常高的卫星信道模拟器中显得尤为突出。 因此, 要用数字下变频器AD6620对AD6644输出的中频数字信号进行下变频、抽取以及滤波处理, 以降低其数据率, 减轻DSP的运算压力和资源消耗。

应用AD6620的关键是根据所需实现的功能对其进行初始化设置。AD6620经过一个硬件复位信号后, 地址为300H的模式控制寄存器bit0位被置1, AD6620就处于软件复位状态。 单片机AT89LV51通过并行设置口MicroPort对AD6620的各寄存器进行设置, 包括对NCO频率、CIC2、 CIC5、RCF滤波器系数和模式控制寄存器的设置。

3.2.1数控振荡器NCO频率设置

数控振荡器单元主要用于对数字中频信号的下变频处理, 写入AD6620的频率值是一个32位的无符号数, 由式 (4) 决定［１０，１１］

将f０=30MHz, fｓ=50MHz代入式 (4) 并将其结果转换为二进制数据, 即

该二进制数据将被存储于AD6620地址为303H的32位寄存器中。

3.2.2抽取率的选择

数控振荡器 (NCO) 实现信号由中频到基带的搬移, 频率转换单元后是二级固定系数积分梳状滤波器 (CIC2) , 抽取率为2~16, CIC2的数据输入速率等于输入数据率fｓａｍｐ, CIC2的输出数据率fｓａｍｐ２由CIC2的抽取率MＣＩＣ２决定, 即fｓａｍｐ２= fｓａｍｐ/MＣＩＣ２。CIC2后是五级固定系数积分梳状滤波器 (CIC5) , 抽取率为1~32。CIC5的输出数据率fｓａｍｐ５由CIC2的抽取率MＣＩＣ２和CIC5的抽取率MCIC5共同决定, 即fsamp5=fsamp/ (MCIC2×MCIC5) 。滤波器CIC2和CIC5的响应由抽取率决定, 用于获得较低的数据率, 使后续的RAM系数FIR滤波器 (RCF) 每次输出时能运算更多的阶数。RCF滤波器是20位系数抽取率可编程的积和滤波器, 抽取率为1~32, 最大可处理256阶。AD6620中每个滤波器都能使宽带信号变窄, 且在CIC2中更多的抽取将减少整个抽取阶段所耗费的资源［６］。

AD公司为用户提供了滤波器设计软件Fltds- gn.exe, 用户可以利用它设计出CIC2、CIC5和RCF三个滤波器的最优抽取率。假设要求AD6620输出数据率为50Ks/s, 则总的抽取率为1 000。通带为0~12 500Hz, 阻带为30 000Hz~25MHz, 抽取滤波器衰减为-90dB。设定这些参数后, 在滤波器设计软件面板上就能得到若干种抽取率组合方式, 根据实际要求选取一组状态 (STATUS) 为通过 (PASSED) 的最佳滤波器抽取组合。选取MＣＩＣ２= 5, MＣＩＣ５=10, MＲＣＦ=20, RCF的阶数为256, 其滤波器综合频率响应曲线如图4所示, 冲击响应曲线如图5所示。

由图4可知, 在保证系统带宽的前提下, 滤波器的抗混叠衰减已经达到了-90dB, 能够满足系统需要。图5表示当前滤波器的冲击响应曲线, 用鼠标单击该窗口, 在滤波器设计软件的左下角显示RCF滤波器的阶数为256。综上所述, 仿真结果验证了系统参数设计的有效性, 从而保证了卫星信道模拟器数字下变频系统的稳定性。

4结语

提出了基于AD6644和AD6620的卫星信道模拟器数字下变频系统的总体设计方案, 重点对数字下变频芯片AD6620的参数进行了设置, 仿真结果验证了参数设置的有效性。数字下变频系统能够大大降低进入DSP的数据速率, 从而显著提高卫星信道模拟器的实时性。该设计方法结构简单、易于实现, 提高了设备的精度和稳定性。

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数字下变频器 篇7

随着现代信息的技术的快速发展, 数据的采集和实时处理已经广泛应用于雷达、 遥感、 地质勘探等各个领域。 参考文献[1]中介绍了一种数字式雷达接收机的设计及其FPGA实现。 该接收机利用ADC数/模转换器进行带通采样,之后完成I/Q两路正交信号解调。参考文献[2]中论述了带通采样技术在宽带数字多速率、多模式、多通道软件无线电中频接收机中应用的可行性, 详细分析了中频频率和采样频率的选取问题。 参考文献[3]中提出了一种基于带通采样定理的高速数据采集系统, 完成了数据的采样、传输、存储和处理等功能,并且验证了方案的可行性。 参考文献[4] 中提出了数字振荡器的多种方法实现,并对每个方法的性能进行了对比。 参考文献[5]中介绍了一种将多相滤波结构应用于宽带的级联滤波器组,实现了任意插值和多相信道化。 参考文献[6]中介绍一种基于多相滤波的宽带数字化接收机的设计及其FPGA实现。 参考文献[7]提出了滤波器在电子设备中的重要性,并介绍了多相滤波器的设计流程及仿真分析。

本文首先利用带通采样定理对中频信号进行采集,使ADC更加靠近射频;然后利用采样频率、 中频频率和本振频率的特殊关系改进正交混频结构,使之资源使用量更少并且具有更大吞吐量; 最后, 利用上述的混频结构, 滤波器采用多相抽取混频滤波器结构, 节省了大量资源,并能达到很好的效果。

1 数字下变频

本文以一种宽带雷达数字化接收机为例, 对如何设计基于带通采样的数字下变频及其FPGA实现进行阐述,基本原理框图如图1 所示。

基于图1 的原理框图,本文以输入信号fIF模拟中频f0= 125 MHz 、 带宽B = 40 MHz为例进行分析。 该信号经过AD采样后, 进行数字下变频处理。 数/ 模转换器件选择TI公司的ADS5474,其最高的转换速率可达到400 MS/s。

2 数字下变频结构分析与设计

2 . 1 带通采样定理

对于一个高频信号,采样率的提高对信号采样量化的信噪比的提高是很有利的。 但是,在接收机设计中还需要综合考虑ADC芯片的采样速率、 后续滤波器的设计以及后端对数据率的要求。

基于以上问题, 在本设计中考虑到DDS混频时,对于数控振荡器的设计, 如果选定特殊采样频率, 则会对截位误差和幅度量化所带来的杂散有良好的改善。 先利用带通采样的方法(如图1 所示)将模拟输入信号转化为数字信号。 在设计中输入信号选取在中频fIF与采样频率fs之间。 对于一个给定的采样频率,由式(1)可以选取一个合适的中频, 在实际工程中, 中频的最大取值受ADC芯片的模拟带宽的限制。

其中k一般取为1, 则输入信号为fIF= 5 / 4 × fs。 在进行采样后, 信号频谱的中心频率会变为fs/ 4 。 所以将信号转换为I/Q两路正交信号时,ADC采样后数据要与频率为fs/ 4 的正余弦信号进行混频。

综上所述,文中采样频率选取为fs= 100 MHz , 中频频率选取为f0= 125 MHz , 本振频率选取为f1= 25 MHz 。

值得注意的是,ADC芯片在转换后输出的数据是用二进制数补码进行编码。 为了后续滤波处理,需要将其转化为偏移二进制[8]表示。

2 . 2 数控振荡器

数字下变频是在ADC采样完成后, 包括正交混频、抽取和滤波。 其功能主要是将采集的中频数字信号变换为基带信号, 降低数据的处理速率, 这是整个系统中数据处理量最大的部分。

在本设计中, 利用带通采样, 当本振频率与采样频率有特定关系时,可以避免使用预先存储的正余弦值进行相乘混频。 进而避免了相位截位和幅度量化所带来的较大范围的杂散, 极大改善了无杂散动态范围。 同时,其实现简单, 不需要存储空间, 并减少了FPGA资源的消耗。

在本设计中,中频f0=125 MHz和采样频率fs=100 MHz,选取本振频率为25 MHz, 即数字本振的角频率为 π/2。由式(2)、(3),混频数据可以简化为两组有特征的循环整数。 所以,在FPGA内部采用并行流水线操作,分别进行保持、取反和取零操作,实现了混频处理。

利用以上公式,在图2 中对比了传统的查表法实现NCO与本文中方法的处理效果。 可以明显看出本文中的处理方法对混频后的无杂散动态范围有很大改善。

2 . 3 多相抽取滤波器

2 . 3 . 1 多相滤波器的原理和结构

由于FIR滤波器易于设计成线性相位, 同时将其设计成多相结构具有简单易于实现的特点,所以低通滤波器采用FIR滤波器。

利用FIR的多相抽取结构, 并且应用Noble恒等式等效实现后, 可将抽取和滤波同时进行, 计算上更为高效,降低了对滤波器数据处理速率的要求。 原理分析如下。

设FIR滤波器的冲击响应为h(n),其Z变换为:

对上式进行展开,再对第i行提取因子z-(i-1),则有:

对式(5)等效交换,得式(6):

根据以上公式得到数字滤波器结构,如图3 所示。

利用Noble恒等式可以将多抽样率网络中的抽样变换结构移到更有利的位置,结构如图4 所示。

本文中多相抽取滤波器结构如图5 所示。

2 . 3 . 2 多相滤波器的设计

根据以上多相滤波器的设计原理、 系统要求及数控振荡器得到的数据,滤波器参数如表1 所示。

多相抽取滤波器的FPGA实现中, 有一个值得注意的问题是对数据溢出的处理。 两个定点数相加后得到的总和可能超出了存储计算结果的寄存器的动态范围,从而导致溢出。 溢出的结果将导致严重的输出失真,并且可能在滤波器输出端造成较大的振幅震荡。

本文中对溢出的处理方案是: 运用模2k+M补码编码方案[9],即先将符号位进行扩展,再进行运算。 令M=2,即模2k+2补码方式, 就是将符号位进行扩展, 将原来使用 “0 ” 和 “1 ” 表示正负转换为用 “00 ” 和 “11 ” 分别表示正和负。 接着再进行FIR滤波处理后,就会避免了溢出情况。

3 仿真结果分析

3 . 1 Matlab仿真结果

根据以上对系统各个组成部分的分析, 用Matlab进行仿真分析。 其中输入信号中频率为125 MHz, 中频带宽为40 MHz, 时宽为10 μs, 采样率为100 MHz, 抽取因子为2,信号方式为LFM,则可得到图6 所示仿真结果。

图6(a) 为输入信号的时域波形及其频域图; 图6(b)为输入信号进行DDC下变频、 抽取滤波后,I路输出的时域波形图; 图6(c) 为输入信号进行DDC下变频、 抽取滤波后,Q路输出的时域波形图。

图7 为基于传统滤波器设计的DDC与基于多相滤波器设计的DDC输出信号频谱的对比, 可明显看出两种处理效果很相近。

3 . 2 FPGA实现测试结果

本文采用Xilinx公司的Virtex-5 系列XC5VSX95T芯片对传统的混频滤波设计和本文中设计的多相结构下变频分别进行FPGA仿真,结果如表2 所示。

从表2 可以看出,多相结构大大减少了硬件资源的使用,提高了资源利用率。

本文介绍了一种基于带通采样的数字下变频的设计和实现,并做了以下改进:(1) 对带通采样中采样频率和中频选取进行分析, 频率选取更为合理, 便于后续处理;(2)由采样频率和中频的关系,对混频结构进行改进,混频结果得到明显改善;(3) 由并行混频结构, 文中采用多相抽取滤波器结构, 在确保效果的同时, 使得资源利用率更高。 该设计灵活、高效,有可行性,相关技术已应用于某中频宽带雷达接收机中。

注: 系统工作频率为100 MHz 。

摘要：基于带通采样结构的数字下变频技术是软件无线电收发机的关键技术之一。介绍了一种基于多相结构的带通采样数字下变频设计。首先,采用带通采样,使得ADC更靠近天线,数字化更为充分;其次,通过对采样频率和中频的选取,使得正交混频无需使用查找表,避免了截位处理,改善了混频后的无杂散动态范围;最后,根据并行混频的结构,选择多相抽取滤波器结构进行处理,在确保达到系统要求的同时,提高了硬件资源利用率。该系统具有高度的灵活性和充分的数字化特点,有较高的实用价值。

数字下变频器 篇8

数据之间的整合就是变频技术最为直接的一种设计电路方式, 很多是何等数据频率就是将数字的问题简单化整合之后就可以设计出这个混合叠加的方式, 这样就很好的将数据的技术水平结合和综合在一起, 促进了数字变频技术的总和研究价值体系建设。

2 基于FPGA数字下变频技术的具体实现应用方案

目前很多时候, 数字系统下面的变频技术的实现应用就是将具体的实现方案具体的实际研究起来, 很多时候数据合速率很高, 而在实际实验中检测到信息的基带信号显示带宽比较窄, 所以往往考虑将信号移频到基带, 在经过抽取得到后端DSP能处理的低速基带信号后, 在抽取前进行低通滤波, 所以在应用中如何减少数字滤波的运算俨然成为了一个亟待解决的问题。每秒乘法次数Rr可用下式估计:Rr=NF/2D, ( F为采样频率, N为FR滤波器阶数, D为抽取比。N ≈ D (SS) / (FF) /F0) 。

3 FPGA硬件系统设计

硬件系统工作过程:相应的参数和命令通过数据总线发送到指定硬件单元电路的输入寄存器中, 经由硬件逻辑电路进行相应的处理, 最后, 处理结果送到输出寄存器中以供CPU读取。数据的实际操作就是及时的将信息和电路数据的处理结果实现在一起。很多时候, 任务是具体的, 任务也是为了很好的实现了电路板之间在外部任务和状态之间的稳定性任务的机制中断。所以很多时候就是及时的将数据和电路板之间的模式促进在一起, 主要的目的就是实现了实现了硬件模式化研究, 很多时候的电路板最终实现任务模块化研究。

数据之间的逻辑结构主要就是通过语言和信息化技术之间的一种研究和构建模式, 很多时候的逻辑电路之间的逻辑和分配的方式就是将任务分配起来之后优先起到了设计电路和中断相应的任务模式的这种分配时间。在ISE8.2 软件环境下, 应用VHDL硬件语言描述各个功能模块, 进行仿真验证。本次系统设计实现了任务管理模块的硬件逻辑电路;设计并实现了简单的中断任务管理模块的硬件逻辑电路, 在外部的中断请求作为中断任务的同时, 享有高于普通任务的优先级分配权;设计并实现了信号量管理模块的硬件逻辑电路, 其中基于硬件逻辑实现的等待任务列表, 降低了频繁查表、访问内存带来的系统开销。当外部中断到来时, 相应的任务状态位被置为就绪态, 触发任务调度, 中断任务被优先处理, 提高了中断的响应时间。

FIR整形滤波器的设计:对于直接型的FIR滤波器, 可以级联应用的。我们设计一个FIR滤波器节, 不断地调用FIR滤波器节, 将其级联起来, 用来完成多阶FIR滤波器的设计。

在算法中, 我们利用分布式算法以一个三个系数的FIR数字滤波器为例设计, 字宽三位。设FIR数字滤波器系数为:h (1) =5, h (2) =2, h (3) =3。

在进行FPGA设计时, 利用组件Component形式构建该表格, 提供输入寻址端口table_in[1..0], 设置为ROM结构, 输出端口table_out[2..0]。FPGA算法的结构图如图1所示。

FIR滤波器实质上是一个分节的延迟线, 把每一节的输出加权累加, 便得到滤波器的输出。在实际应用中, 为了减少逻辑资源的占有量和提高系统的运行速度, 对FIR滤波器需要进行优化处理。

由于实现的是固定系数的FIR滤波器, 所以可以利用简化的过程 (如查找表) 减少设计所耗用的器件资源。

4 FIR整形滤波器FPGA仿真结果

FPGA器件作为一种用户课编程门阵列集成电路, 它充分将半定制门阵列电路的优点与可编程逻辑器件的用户可编程性结合起来, 大大扩大了他的功能性, 在其中包含大量的门电器, 还能够使其设计的电子产品具备微型化、高集成度和高可靠性的优点, 降低了设计风险, 缩短了设计周期, 增加了设计数字系统的设计制造的可靠性。

FIR整形滤波器FPGA仿真结果:线性相位因果FIR滤波器, 它的系列具有中心对称特性, 即h (i) =±h (N-1-i) 。令s (i) =x (i) ±x (N-1-i) , 对于偶对称, 可得:

根据要求, 本论文的设计参数为:

设计输入序列为[99, 0, 0, 0, 70, 0, 0, 0, 99, 0, 0, 0, 70, …], 进行波形仿真后的结果如图2 所示。

由仿真波形可以读出结果 (-3, -2, 4, 6, -4, ……) , 经比较, 仿真结果与输出信号理论值 (-2.9121, -1.9837, 4.2146, 6.2187, -3.8654) 基本吻合, 且波形符合设计要求。

参考文献

[1]李元帅, 张勇, 周国忠.图像中值滤波硬件算法及其在FPGA中的实现[J].计算应用, 2006, 26, 62, 65.