分段匹配滤波

分段匹配滤波（精选四篇）

分段匹配滤波 篇1

1 基于FFT校频的分段匹配滤波数学模型

基于FFT的分段匹配滤波器利用FFT完成频偏捕获,同时利用分段匹配滤波完成PN码捕获。FFT处理可以将码相位和载波频率二维搜索简化成载波频偏搜索,完成载波频率较正。分段匹配滤波将接收信号与本地PN码分段处理,用同一本地PN码的不同段分别与各段接收数据进行相关计算,通过减小实际处理的序列长度从而减小载波频偏对相关值大小的影响。其理论基础是两个序列的卷积等效于一个序列与另一个序列的分段序列卷积后求和,即对两个序列x(n)和y(n),有undefined,其中undefined表示均分的x(n)第m段序列。

1.1 FFT校频模型

数据符号与PN码同步的扩频方式下,数据调制对捕获性能影响可以忽略,接收信号一般模型可表示为:

其中A为信号幅度,c(t)为发送PN码,τ≜fd/fc为PN码多普勒频偏系数,其中fc为载波频率,fd为多普勒频偏,ts为PN码发送时刻,θ为载波相位,n0(t)为噪声。扩频码的捕获就是对ts和fd联合估计的过程。

为了分清各种参数对PN码捕获的影响,我们先将接收信号尽量简化。由于PN码相位差和频偏对相关值的影响耦合很小,可以将两者分开考虑,假设接收信号中的扩频码与本地扩频码相位是同步的,只考虑频偏影响,并且先不考虑噪声。这时用fs对接收信号进行采样,得到的采样信号可用等效低通形式表示为

如图2所示,输入数据r(n)被分成P段,分别与均分成同样段数的每段长为M的本地PN码c(n)相乘。假设PN码为单位双极性码,则得到第i段相关值为:

把zi(n)用分段数i表示,对n求和得:

undefined

将P段数据zi看作一个新的序列,对其进行N点FFT变换(N≥P)并取模值:

undefined

对(5)式根据最大模值可以得到对应的多普勒频偏fd从而完成校频。此时取最大值undefined,则归一化峰值可以表示为:

undefined

1.2 PN码捕获模型

校频后调整本地载波频率重新采样得到r′(n),其与不同相位的本地PN码相关完成码相位捕获。在分段数为P的匹配滤波器,码相位判决时是用不同码相位对应的相关值的非相干累加输出作为判决量。为后面讨论的需要,接收信号加入高斯白噪声,即

undefined

(7)式中ni表示信道高斯噪声n0通过滤波器后得到噪声,其通过线形滤波器后仍服从同样参数的高斯分布。

2 基于FFT的分段匹配滤波器性能分析

2.1 频偏对PN码捕获的影响

接收信号与本地PN码相乘用归一化表示为:

z(n)=r(n)c(n)=exp(j2πfdn/fs). (8)

假设匹配滤波器长度为L,其归一化相关值输出可以用频偏表示为:

undefined

从(9)式可知当频偏为信息码元速率整数倍时,相关峰值下降为0。实际上对匹配滤波器输出GMP(fd),我们仅判断第一零点前的值。当L越大,第一个零点的频偏fd=1/LTc越小,说明序列越长,相关峰值受fd影响越显著,导致无法得出正确判决结果。这里fd就是系统可处理的最大频偏。通过分段可以有效减少判决的序列长度,降低频偏影响。

2.2 栅格误差对PN码捕获的影响

从(6)式可以看出校频时的FFT是整数运算,求最大模值对应的undefined时会造成栅格误差。这种栅格误差对最终扩频码捕获的影响,可以从频域搜索角度分析。因为搜索时是按频谱分辨率Fp=fs/MP步进,则对应频率误差Δf=fd-int(fd/Fp)的取值范围应该是0～Fp/2。这时可以借助(9)式分析栅格误差对PN码捕获的影响。

将fd用Δf代替,取L=1 024,Tc=1/20 000进行计算,结果如图4,可以看出当实际频偏恰为两整数频偏中间值时,即频偏估计偏差达到Fp/2时,用于扩频码捕获的相关峰下降到0.65以下,扩频捕获抗干扰能力变差。减小这种误差的常用方法是序列填零,即增加FFT变换点数,提高频谱分辨率。

2.3 分段数对校频的影响

从2.1的分析已知,序列分段可以减小相关序列长度,进而减小频偏误差对相关峰值的影响。下面我们分析不同分段数的滤波器其频偏与校频归一化峰值的关系。

对判决频偏的(6)式,在fd取 0～80 kHz,输入信号长度L=200,fs=1.6 MHz,K取0～7时,分别计算分段数为8段和64段的校频归一化相关峰值。结果如图5所示,图形的包络是我们进行判决的量,其理想情况下应该是恒定直线,即不同频偏条件下用于判决的相关值是一样的。包络的起伏由栅格误差造成。可以看出,在分段数为8时,相关值包络随频偏增大逐渐降低。当分段数增大为64时,相关值包络趋于恒定,即通过增加分段数,可以提高校频能力。

2.4 噪声对PN码捕获的影响

前面假定的输入是没有噪声的情况,现在分析高斯白噪声情况下分段匹配滤波器的捕获性能。 由(6)式可以看出,如果环境噪声为高斯白噪声的话,这种非相干累加同时也放大了噪声功率,使相关增益下降。因此在噪声确定的情况下,存在一个最佳的累加段数,使频偏抵消的增益和噪声的增加达到一个临界值,此时信噪比增幅为最大。

对(7)式取fd=8 kHz,L=200,fs=1.6 MHz,k=intNXfd/fs,N=1 024,假设n0为均方为0,方差为0.001的高斯白噪声,分段数p取1～200代入(6)式,计算结果如图6。可以看出分段数为40时相关峰最大,此时频偏增益和噪声增益达到最佳平衡。由于栅格效应,曲线起始处和中间部分点有跳跃,提高N的取值可以减小这种影响。

3 结论

基于FFT校频的分段匹配滤波器设计主要是FFT点数、分段数的选取。一般工程中都是凭经验调整这两个参数使捕获性能达到设计要求,缺乏定量指导。本文证明在确定高斯噪声环境下,运算花销相同时存在使扩频增益最佳的分段数和FFT点数组合,因此可以根据信道条件估计出滤波器参数的范围。

摘要：为了对动态PN码捕获中使用的分段匹配滤波器的设计进行指导,在建立其数学模型的基础上,分析了分段数、FFT点数与载波频偏对滤波器性能的影响。结果表明,增加分段数可以减小载波频偏对相关峰的影响;增加FFT点数可以提高频偏校正的精度;在环境噪声为高斯白噪声情况下,存在最佳的分段数和FFT点数组合,可以用最小运算量达到最佳捕获效果。

关键词：PN码捕获,多普勒频移,分段匹配滤波,快速傅立叶变换

参考文献

[1]Van Nee,Soenen.New Fast GPS Code Acquisition Tech-nique Using FFT[J].Electronics Letters,1991,27(2):158-160.

[2]SASCHAM.An FFT-Based Approach for Fast Acquisitionin Spread Spectrum Communication Systems[J].WirelessPersonal Communications,2000,13:27-56.

[3]董智红,吴嗣亮.大多普勒偏移下直接序列扩频信号捕获新方法[J].系统工程与电子技术,2008,30(8):1424-1426.

[4]钱镱,崔晓伟.PN码快速捕获中的捕获策略和性能分析[J].系统工程与电子技术,2008,30(10):1991-1994.

分段匹配滤波 篇2

本文在FPGA平台上实现了一种改进型的分段串行匹配滤波(serial partial matching filter,SPMF)结合快速傅里叶变换(fast Fourier transformation,FFT)捕获的方法,在快速捕获的前提下,提高系统速度,减少资源的使用,故而对通用的卫星导航接收机的研究和实现具有一定的参考和应用价值。

1 SPMF-FFT捕获算法架构

分段串行匹配滤波结合FFT(fast Fourier transformation)快速捕获的方法如图1所示。GNSS卫星导航信号经过下变频模块下变频成中频信号,然后经过模数(A/D)转换器将中频信号转变成离散时间的数字中频信号[5]。然后数字中频信号与本地载波混频得到扩频信号,再对扩频信号进行低通滤波器、抽取采样等进入分段匹配滤波器中与本地伪码相乘累加。最后将缓存下来的合适点数的累加值进行FFT,将计算结果取模方得到最大值与门限进行比较,如果大于门限值则说明信号捕获成功,进入下一步跟踪,如果小于门限说明信号捕获不成功,反馈重新抽取采样、移动码相位再进行一次分段串行匹配滤波加FFT运算,直至捕获成功为止。

2 SPMF-FFT捕获算法理论推导

卫星信号的捕获实质上是一个关于伪码、频率和时间的三维搜索过程。对于某颗卫星而言,它都是根据人为设定的捕获策略来产生一定的载波和码相位信号,与实际信号进行载波剥离和相关。如果相关的捕获峰值超过捕获门限值,那么说明捕获成功,此时的载波和码相位可以认为是实际信号的载波和码相位,也就是对实际信号的载波和码相位的一个最佳估计过程。

可以将下变频变频后的数字中频信号可以表示为[6]

式(1)中a为信号幅度;r(t)为调制在载波上的扩频码;D(t)为调制在载波上的数据码;ω0、θ分别为信号的角频率和初始相位;n为均值为零、方差为σn2的高斯白噪声X~N(0,σn2);因为噪声和信号可以认为没有相关性,为了推导方便噪声暂时先不考虑。

经过载波剥离,低通滤波之后可得I、Q支路信号为

式(2)中ωd为载波频率差异;θd为初始相位差异。

对于总采样点为L,多普勒频移位fd,采样周期为Ts的匹配滤波器进行匹配滤波可以得到匹配滤波相关值为

式(3)中R(τ)为伪码的自相关函数,由于伪码相位差和频偏对相关值的影响耦合很小[8],所以将匹配滤波相关值统一用复数来表示。由此可以推知对于分段串行匹配滤波而言,L=MX,M个抽头,每段长为X,其第m分段匹配滤波相关值为

再进行M点FFT,傅里叶变换:

最终得到SPMF-FFT捕获的输出为

3 FPGA关键技术实现

3.1 分段串行匹配滤波模块的设计

这是实现本设计的关键,也是一个电路实现速度、资源、捕获时间一个综合考虑的过程。我们知道传统串行捕获中相关器的输出为1个伪码周期一组,即1 ms计算一个相关值[11],所以它占用的捕获时间很长,但是实现很简单、占用资源很少。匹配滤波器为一个工作时钟计算一个相关值,码相位的搜索速度会得到极大的提升,但是这种提升是以消耗大量加法器和乘法器资源来实现的。匹配滤波结构如图2所示。

本设计采用的分段串行匹配滤波器在FPGA设计中实现,结合了传统串行捕获和匹配滤波的优势,在捕获实现过程中达到速度、资源、捕获时间的平衡。分段串行匹配滤波器其实质是将接收信号分为若干段,然后不同相位段的接收信号依次滑动与本地信号进行相关,得到的相关结果峰值与捕获门限进行判决是否捕获成功。其数学原理是两个序列的相关卷积等于其中一个序列分段后和另一个序列卷积和,即:

式(7)中,xm(n)是x(n)分为m段的子序列。如图3所示是分段串行匹配滤波器结构框图。将本地20460伪码分为256段,每段子序列长度为80,也就是说要进行256轮计算得到一个相关值。

第1轮计算是系统的第1~80个时钟,首先是控制信号cnt80置高把加法器结果清零。然后在第1个系统时钟时,C0与输入的相同速率采样数据相乘后与加法器缓存结果累加,然后把这个结果再次缓存在加法器中。在FPGA具体实现时由于乘法器的实现会占用很多资源,所以将乘法器转化为Ifelse的加法器来实现。当本地伪码为1时,输入的采样数据和加法器缓存结果直接累加;当本地伪码为0时,用加法器缓存直接减去输入的采样数据。在第2个系统时钟时,C1与输入的相同速率采样数据相乘后与第一个系统时钟的加法器缓存结果累加。以此类推,最终在第80个系统时钟时得到第一轮分段累加的结果,缓存在FFT模块中等待计算。

第2轮计算是系统的第81~160个系统时钟,也是首先控制信号cnt80置高把加法器结果清零。按照第一轮的模式在81~160个时钟内让C80~C159分别与输入的采样数据相乘后累加输出一个整个分段的累加结果缓存在FFT模块中。

这种分段串行匹配滤波模式虽然大大的减少了加法器和乘法器的使用,但是明显相对于匹配滤波器的捕获速度是慢的,为了解决这个问题。首先可以把采样数据缓存下来,而不是将本地伪码缓存下来。因为卫星导航系统中各个卫星的伪码是不同,把每颗卫星的伪码缓存下来会极大的占用FPGA的RAM资源,特别是对导航系统中的长码而言。实际上在算法实现时本地伪码是根据捕获策略直接实时产生的,伴随着产生了累加的控制信号cnt80,cnt256。然后再进行匹配滤波的过程中加速系统时钟来提升累加的速度。例如本地采样数据输入缓存的数率是10.23 MHz,那么系统时钟设置为163.68MHz来提升了16倍的累加速率。因为在FPGA实现时串行匹配滤波要求的加法器链路比直接匹配滤波的方式少了很多,甚至可以设置更高的系统时钟来进行累加。然后就是在FPGA中复用本模块来加速分段匹配滤波的进行。但是只需要增加一个加法器,相同模块共用实时产生的码表等,采样数据挪动一个采样点,进行相同匹配滤波操作,捕获就可以减少一倍的捕获时间。可根据捕获速度的需要灵活的配置和复制这种模块以达到快速捕获的功能。

3.2 FFT模块的设计

为了程序的通用型和可移植性,FFT模块采用开源的256点浮点数基8超高速的快速傅里叶变换的设计方案。该核模块采用流水线的操作方式,数据从输入到输出需要580个时钟,其中包括输入数据缓存和输出数据清除的时间。运算完毕每一个时钟输出一个数据。输入输出数据精度和旋转因子都能自动适应8~16 bit位宽的数据。下面是单独对FFT模块的仿真验证。

在Maltlab中产生原始数据如式(8)。

然后放大量化为16 bit数据作为FPGA的原始输入数据。通过modesim仿真得到结果如图4和图5。图4中D_R、D_I是如公式(6)数据输入的波形,addr、DOR和DOI是FFT模块的输出。可以在图5中清晰的看到FFT后谱线峰值在addr中是1、3、5、7的位置,而其他位置谱线值是0或者-1,这与输入的几个单频信号是完全相符的。

4 SPMF-FFT捕获算法的性能与分析

4.1 不同捕获方法的对比分析

4.1.1 捕获结果的分析

为了验证此方法在导航信号中的通用性,采用码速率为10.23 MHz,采样率为51.15 MHz的GPS L5长码信号来仿真。在Matlab上生成中频为15.48 MHz的GPS L5信号,其多普勒为1 500 Hz,码偏移为80码片。参数设置为:匹配滤波捕获频率间隔为500 Hz,频率范围为:±10 k Hz,码相位捕获设置为1码片;FFT并行码相位捕获频率间隔为500 Hz,频率范围为:±10 k Hz;SPMF-FFT捕获分为256段,每段长度为80点,码相位捕获也设置为1码片间隔。

从图6~图8仿真对比可以看出,SPMF-FFT算法捕获峰值明显,而且峰值旁瓣也较少。但是相比其他两种捕获方法而言,其捕获峰值略有减少。这是因为SPMF-FFT捕获属于时频二维的搜索。在考虑一般的情况(码相位差为0.25)时,其峰值下降-20lg[sinc(-0.25)]=0.9 d B,但也相差不大。

4.1.2 算法运算量的对比分析

以4.1中设置的参数为例,匹配滤波捕获需要搜索单元数:

而匹配滤波捕获完成一个单元的搜索需10 230次加法运算和10 229次乘法运算。所以匹配滤波捕获需要加法运算次数:

419 430×10 230=4 290 768 900。

需要乘法运算次数:

419 430×10 229=4 290 349 470。

FFT并行码相位捕获采用并行码相位搜索的方式进行捕获。一般来说需要2次FFT运算,1次IF-FT运算,也就是说总共需要3次FFT运算量。而完成一次10 230点FFT的需要复数加法运算次数:

N lg2N=10 230 lg210 230=136 269。

需要复数乘法运算:

由于FPGA中只能进行实数运算,而1次复数乘法可分解为4次实数乘法和3次实数加法,1次复数加法分解为2次实数加法,所以FFT并行码相位捕获总共需要加法运算为

需要乘法运算为

SPMF-FFT捕获运算量可分为两部分,即串行分段匹配滤波部分和FFT运算部分,所以需要总的加法运算量为

(N lg2N+256×80)×10 230=230 256 840。需要总的乘法运算量为

SPMF-FFT捕获将FFT运算降低为256点FFT,大大降低了硬件设计的难度和所消耗的资源。而且其加法运算量仅仅为匹配滤波方法的5.37%,乘法运算为5.12%,硬件实现起来简单,适宜推广。

4.1.3 捕获消耗资源的对比分析

以4.1中设置的参数为例,我们将捕获资源消耗等效为需要的寄存器数目。匹配滤波捕获需要等效寄存器数为

式(9)中Q为系统采样率与码速率的比值(本系统中Q为1),N(N等于10 230)为匹配滤波存储数据的点数。

FFT并行码相位捕获需要等效寄存器数目为

式中r=lg2N(N等于10 230)为FFT并行码相位捕获中FFT碟形运算次数。

SPMF-FFT捕获需要等效寄存器数目为

式中r1=lg2N1(N1等于256)为SPMF-FFT捕获中FFT碟形运算次数。

可知SPMF-FFT捕获需要等效寄存器数目仅为匹配滤波捕获的47.52%,仅为FFT并行码相位捕获的1.95%。

综上所述,SPMF-FFT捕获总的运算量适中,捕获消耗资源很少,硬件实现相对简单,是一种实用价值很高的捕获算法。

4.2 分段数对捕获相关值的影响

由2中公式(6)可知,捕获相关值增益大小为

假设取积分时间为1 ms,采样率为2.048 MHz,积分时间内采样点数L=2 048,取FFT谱线为1~7时,分别计算分段数为8和64段的归一化峰值,在认为伪码同步时,来定量分析分段数与捕获峰值的关系。从图9可以看出,当分段数为8时,k=1到k=7的谱线峰值时明显下降的,k=7的谱线峰值大概只有k=1的谱线峰值的0.2左右。当分段数为64时,k=1到k=7的谱线峰值基本不变,趋近于1。再次说明适当增加分段数,可以减小频偏对捕获相关峰值的影响。实际上设计串行分段匹配滤波的过程,就是一个对采样率、分段数、分段序列长度三者取得最佳估计值的估计过程。

5 总结

本文在以快速捕获的前提下,通过复用分段串行匹配滤波模块和提高系统速度,提出了一种改进型的分段串行匹配滤波器结合FFT的快速捕获方法,减少了系统资源的使用,为捕获速度、资源、系统速度矛盾的三者提供了一种灵活的解决方案。实验证明,在码速率为10.23 MHz,码长为10 230,数据调制为50 Hz的条件下,该算法可以实现多普勒的分析范围fd≤127.875 k Hz,多普勒频率分辨率Δfd=499.51 Hz,并在FPGA上实现取得了良好的效果,对今后GNSS系统长码的捕获具有一定借鉴和参考价值。

参考文献

[1]赵晋,张建秋,尹建君.一种时域并行差分相关捕获算法.系统工程与电子技术,2010;32(1):9—13Zhao J,Zhang J Q,Yin J J.Parallel diffenrential correlation acquisition algorithm in time domain.Systems Engineering and Electronics,2010;31(1):9—13

[2] 吴高进,邹永忠,谭敏强.时频二维搜索捕获算法及其FPGA实现.北京邮电大学学报,2009;32(3):91—95Wu G J,Zou Y Z,Tan M Q.A novel acquisition algorithm based on parallel search in time and frequency domain and FPGA implementation.Journal of Beijing University of Posts and Telecommunications,2009;32(32):91—95

[3] 苗剑峰,陈武,刘建业,等.基于软件无线电技术的GPS软件接收机的研究与实现.南京航空航天大学学报,2008;40(6):774 —779Miao J F,Chen W,Liu J Y,et al.Design and implementation of GPS software receiver based on software-defined radio.Journal of Nanjing University of Aeronautics&Astronautics,2008;40(6):774—779

[4] 何在民,胡永辉,魏敬法,等.基于FPGA的数字匹配滤波器的实现.时间频率学报,2008;31(2):114—120He Z M,Hu Y H,Wei J F,et al.A digital matched filter realized based on FPGA.Journal of Time and Frequency,2008;31(2),114 —120

[5] 谢钢.GPS原理与接收机设计.北京:电子工业出版社,2009:349 —389Xie G.Principles of GPS and receiver design.beijing:Publishing House of Electronics Industry,2009:349—389

[6] 陈宇,纪元法,孙希延.BD2快速捕获方法的研究与FPGA实现.数据采集与处理,2015;30(3):669—676Chen Y,Ji Y F,Sun X Y.Research and FPGA implementation of rapid code acquisition for BD2 signal.Journal of Data Acquisition and Processing,2015;30(3):669—676

[7] 袁建国,欧松林.GPS接收机并行捕获算法的研究.重庆邮电大学学报(自然科学版),2013;25(4):470—474Yuan J G,Ou S L.Study on parallel acquisition algorithm for GPS receiver.Journal of Chongqing University of Posts and Telecommunicaition(Natural Science Edition),2013;25(4):470—474

[8] 陈真,董丹丹.基于PMF的伪码捕获改进算法.哈尔滨商业大学学报(自然科学版),2015;31(4):477—485Chen Z,Dong D D.Improved algorithm of pseudo-code acquisition based on PMF.Journal of Harbin University of Commerce(Natural Sciences Edition),2015;31(4):447—485

[9] 国世超,陈安乐,韩方剑.基于部分匹配滤波的伪码捕获方法研究.电子信息对抗技术,2010;25(2):20—23Guo S C,Chen A L,Han F J.Pseudo-noise code acquisition method based on partial matched filter.Electronic Information Warfare Technology,2010;25(2):20—23

[10] 许晓勇,陈华明,王飞雪.基于匹配滤波方法的直接序列扩频系统伪码捕获性能分析.测绘科学,2008;33(Z1):104—106Xu X Y,Chen H M,Wang F X.Performance analysis of a matchedfilter PN code acquisition for direct-sequence spread-spectrum systems.Science of Surveying and Mapping,2008;33(Z1):104—106

[11] 杨鹏,郭黎利,晏慧强.扩频通信系统中一种基于FPGA的匹配滤波同步捕获方法.自动化技术与应用,2012;31(12):28 —31Yang P,Guo L L,Yan H Q.A method of synchronization capture using match filter based on FPGA in spread spectrum communication system.Techniques of Automation&Applications,2012;31(12):28 —31

并行数字匹配滤波器的设计 篇3

高速数据传输系统中,基带数据速率可高达几百兆,如果以传统的串行方式对数据进行处理,接收机的工作时钟频率会很高,给硬件电路实现带来了许多困难,尤其是对于处于接收机中工作时钟频率较高部分的数字匹配滤波器的实现。因此,针对高速数据传输系统,提出对匹配滤波器进行并行处理。有限脉冲响应(Finite Impulse Response,FIR)滤波器具有稳定、线性相位和对称性的特点,是常用的数字滤波器结构,因此常用FIR滤波器来设计和实现匹配滤波器。

1 匹配滤波器原理

匹配滤波器是指输出信噪比最大的最佳线性滤波器。若滤波器的输出端能够获得最大信噪比,就能对受到高斯白噪声干扰的信号进行最佳检测,从而提高系统的检测性能。“匹配”之意为滤波器的冲激响应与所检测的脉冲信号是相匹配的。

匹配滤波器的传输函数为:

H(ω)=KS*(ω)e-jωt0。 (1)

式中,S*(ω)为输入信号s(t)的频谱函数S(ω)的复共轭。匹配滤波器的冲激响应为:

h(t)=Ks(t0-t)。 (2)

匹配滤波器的冲激响应是信号s(t)的镜像信号s(-t)在时间上在平移t0。为了物理可实现匹配滤波器,一般选择t0在信号终止的时刻,即t0=T,T为信号持续时间。

引起基带数据传输系统产生比特差错的另一个原因是传输符号间的码间干扰。较为常用的满足无码间干扰条件的传输函数是具有升余弦特性的传输函数,它的时域表达式为:

$h(t)=\frac{\sin (\text{π}t/{\rm T}{}_{\text{s}})}{\text{π}t/{\rm T}{}_{\text{s}}}\cdot \frac{\cos (\alpha \text{π}t/{\rm T}{}_{\text{s}})}{1-4\alpha {}^{2}t{}^2/{\rm T}{}_{\text{s}}{}^2}$。 (3)

式中,α为滚降因子,在(0,1)区间取值,α较大时,时域波形衰减快,振荡小,利于减小码间干扰和定时误差,但系统占用频带宽,频带利用率低,带内噪声对信号影响增大。相反,α较小时,系统频带利用率提高了,噪声干扰减小,但时域波形衰减慢了,对于码间干扰和定时误差影响加大。实际应用都会折衷选择α。

而要得到最佳基带传输系统,就要使发端成形滤波器和收端匹配滤波器都满足平方根升余弦特性的。FIR数字滤波器具有线性相位和对称特性,因此在实际中常用FIR滤波器结构实现成形/匹配滤波。

2 并行匹配滤波器算法分析

2.1 并行匹配滤波器原理

匹配滤波器进行并行处理的原理是,处理过程中有一些互不相关的运算,可以利用这一点进行并行处理运算。这种并行处理的实质,是对某些单元资源的复制。时域并行处理FIR 匹配滤波器就是按上述原理进行的。以一个8 阶FIR 滤波器为例,其串行直接型结构如图1所示。

输入序列x(n)通过滤波器系统h(n)后的输出为:

$y(n)={\displaystyle \sum _{i=0}^{8}h}{}_{i}x(n+8-i)$。 (4)

由于FIR滤波器的系数有对称性,即

h0=h8 , h1=h7 , h2=h6 , h3=h5。

所以式(4)可以写为:

$\begin{array}{l}y(n)={\displaystyle \sum _{i=0}^{3}h}{}_i\left[x(n+i)+x(n+8-i)\right]+\\ h{}_{4}x(n+4)。(5)\end{array}$

若将输入数据进行4路并行处理,并采用一些延时单元,其原理示意如图2所示。

这样可以同时获得x(n)到x(n+11)共12个数据,并根据式(5)可以同时获得4个输出:

$\begin{array}{l}y(n+j)={\displaystyle \sum _{i=0}^{3}h}{}_i[x(n+j+i)+x(n+j+\\ 8-i)]+h{}_{4}x(n+j+4)‚\end{array}$

j=0,1,2,3。 (6)

2.2 时域并行匹配滤波器分析

时域并行处理可以降低输入数据的速率,使滤波运算在较低的时钟频率上工作。但这种并行处理实质上主要是对数据与滤波器系数相乘运算单元的复制,反映到实际硬件上就是对乘法器资源的复制。所以,在应用这种并行处理方法时,要权衡所需要的时钟频率和硬件(或软件)乘法器资源的耗费代价,适当选择并行路数。

前面以8阶滤波器为例子说明了时域并行处理FIR滤波器的原理,可将其推广到更高阶数和更多并行路数。设滤波器阶数为N,并行路数为L,则式(6)可以简化为:

$\begin{array}{l}y(n+k)={\displaystyle \sum _{i=0}^{({\rm N}-2)/2}h}{}_i\cdot [x(n+k+i)+\\ x(n+{\rm N}+k-i)]+\\ h{}_{\frac{{\rm N}}{2}}\cdot x(n+k+\frac{{\rm N}}{2})‚\\ k=0,1,2\cdots \cdots L-1。(7)\end{array}$

由式(7)可见,滤波器阶数越高,所需要的乘法器资源越多;并行路数越多,所需要的乘法器资源越多。虽然这种时域并行方式是以复制资源为代价,但在资源可满足的条件下,这种并行处理方式确是一种简单易行并可达到降低数据处理速度的方法。

8阶滤波器时域并行处理算法用Matlab软件进行了仿真测试,采用的是4路并行,并行处理的滤波器输出与串行结构滤波输出的误差在10-14量级,误差仿真结果如图3所示。

3 并行匹配滤波器的设计

随着集成电路技术的快速发展,实现高性能高速率的数字滤波器成为现实。大规模现场FPGA芯片内部有规整的内部逻辑阵列和丰富的连线资源,特别适合数字信号处理任务。随着FPGA速度的不断提高以及FPGA固有灵活性强的特点,基于FPGA实现的数字滤波器应用越来越广泛。因此采用了FPGA来实现高速的并行数字匹配滤波器。

利用赛灵思(XILINX)公司的FPGA实现了16阶并行匹配滤波器,能够工作的时钟频率达到250 MHz。16阶高速并行数字匹配滤波器主要由分路延迟锁存模块、乘系数模块和相加输出模块组成。

分路延迟锁存模块将输入数据按图2原理进行1分4路,并延时锁存一定的时钟周期,为的是能得到并行运算的所有输入数据。乘系数模块将分路得到的数据与滤波器系数相乘,按照时域并行滤波算法,16阶高速并行匹配滤波器应有4个乘系数模块,相加输出模块将4路并行处理的结果相加即为滤波器输出。

系统处理的数据速率较高时,数字匹配滤波运算速度的瓶颈就是乘法运算,在实现中采用FPGA内部的硬件乘法器,硬件乘法器处理速度可达上百兆,可以满足数字匹配滤波运算速度的要求。在相加输出模块中,有很多上级模块输出数据要同时做加法,如果不加处理,运算延时很大,影响整个模块的运算速度。所以要对多加数的加法运算采用流水线方式运算的方法,这样能减小运算延时,保证运算结果的正确性。在相加输出模块的加法运算后的结果是一个几十位的定点数,要根据仿真估算和实际试验选择截取位数。

在FPGA布局布线中要仔细调整布局布线的延时,以便能达到工作时钟频率的要求。可以采取对一些数据进行适当的锁存,或者对某些延时较大的线进行时序约束,以便能够满足工作时钟频率的要求。

16阶高速并行数字匹配滤波器在FPGA布局布线后,占用了934个的寄存器或锁存器,使用了7个18×18的硬件乘法器,同时使用了一个数字时钟管理器模块。

用硬件描述语言(VHDL)编写了并行数字匹配滤波器的程序代码,并下载到硬件平台进行了性能测试。在工作的时钟频率为250 MHz时,采用并行处理实现的数字匹配滤波器的系统要比使用模拟匹配滤波器的系统性能提升了1 dB,性能曲线图如图4所示。

4 结束语

在数字信号处理当中,数字匹配滤波器是一种重要的基本电路。用来对信号进行过滤、检测与参数估计等处理,在通信、图像、语音和雷达等许多领域都有着十分广泛的应用,随着数字信号处理的速度越来越高,对数字匹配滤波器的处理速度要求也越来越高,而基于时域并行处理的数字匹配滤波器方法简便、易行,因此在高速数字信号处理中将有很好的应用前景。

摘要：介绍了匹配滤波器原理,分析了匹配滤波并行处理的算法,提出了一种适合高速处理的并行数字匹配滤波器的设计方法。使用Matlab软件进行了仿真,根据仿真结果证明了此设计方法可行。给出了利用可编程门阵列(Field-Programmable Gate Array,FPGA)实现16阶高速并行数字匹配滤波器的方案,指出了实现的要点。在系统中进行了性能测试,结果表明,采用该并行处理算法实现的数字匹配滤波器适合高速信号处理。

关键词：匹配滤波,FPGA,并行处理

参考文献

[1]许金生.基于IPcore的FIR数字滤波器的FPGA实现[J].安徽工业大学学报,2007,24(3):309-313.

[2]卿敏,沈业兵,安建平.用FPGA实现数字匹配滤波器的优化方法[J].微计算机信息,2004,20(11):118-119.

一种数字匹配滤波器的设计 篇4

扩展频谱通信由于具有良好的抗干扰、抗噪声、抗多径衰落、保密性和多址性等诸多优点,近年来得到了迅速的发展和广泛的应用。实现同步包含两个步骤,即捕获(粗同步)与跟踪(细同步)[1]。对扩频序列的捕获是指接收机在开始接收发送来的扩频信号时,调整和选择接收机的本地扩频序列相位,使它与发送来的扩频序列相位一致,也就是接收机捕捉住发送来的扩频序列相位的过程。

对直扩信号捕获有两种常用的传统方法:滑动相关法和匹配滤波法。本文首先分析两者的基本原理及优缺点,然后重点对匹配滤波器进行设计实现与仿真。

2 滑动相关法

所谓滑动相关就是使本地码产生器同发射码产生器的时钟有一定的差率,这样,两个码序列从相位上看起来好像在相对滑动。滑动到两个码序列相位对齐时滑动停止[2]。文献[3]提出的滑动相关伪码捕获系统如图1示。码相位搜索的实现过程是:接收码和本地码输入一个码周期可以彼此滑动p个码片(p一般取1/2chip)的长度。当码循环一个码元周期,进行一次本地码与接收码之间的相关运算,得到的数值与判决门限进行比较,若没超过门限值表明没有同步,重复上述过程直至超过门限值达到初始同步。

滑动相关法的优点是电路结构简单,所用硬件资源少;缺点是当码周期很长、相对速度很慢时,会导致码捕获时间很长。因此不适合对长码系统的捕获。

3 匹配滤波法

在实际中,匹配滤波器实现同步是通过输入扩谱码与本地码的各个码位的并行比较来进行最终的判决的。

如图2所示,将接收到的扩频序列信号送入n级移位寄存器延迟寄存。本地PN序列按某一相位状态存入另一m级寄存器中(相位固定)。这两个寄存器对应位状态相关求和,当发送来的扩频序列输入进n级移位寄存器的与本地PN序列相位状态不符时,相关求和值低。这时用时钟clk控制让发送来的扩频序列输入下一位相位状态,再作下一次估值,即在n级移位寄存器作延迟移位,存入下一相位状态,再相关求和。这样对序列相位逐次延迟移位估值并作相关求和,当求和输出为最大时,发送来的扩频序列相位与本地PN序列寄存的相位状态一致,实现了扩频序列的捕捉。所以匹配滤波器实质上是一个相关累加器[4]。

匹配滤波器同步理论上可以在一个码周期内完成,捕获速度较快;不足之处:消耗硬件资源大,受限于现有工艺,可实现的匹配码长也不能太长。但是如果设计合理,以其搜索时间比滑动相关法短的优势,在实际中得到很好的应用。

4 匹配滤波器的设计与实现

论文以长度为127(实现时需要补零变成128)的m序列为例来实现匹配滤波器的相关累加功能。

将接收到的扩频序列信号送到延迟寄存器单元模块中,在延迟寄存器单元模块中实现本地PN码限制下的四位加法运算,然后将接收到的扩频序列信号的延迟信号送往下一级延迟器单元,每个延迟器单元的加法运算结果送往加法器模块。加法器模块逐级相加最后得到输出结果,实现累计相加功能。实现框图如图3。

因为在实际中本地码与接收扩频码的相位不会恰好相差一个码长,所以方案中接收扩频码每隔半个码元的时间间隔相位移动一次。

4.1 实现框图

a.延迟单元模块:

b.整体实现框图:

4.2 模块具体实现

匹配滤波器以3.1节的设计方案进行VHDL语言编程实现[]。先对实现功能不同的小单元分别进行行为描述,再使用其中的component结构描述语句,将它们组合成不同的模块,一层一层地实现,最后合为一个完整的匹配滤波器。总体模块由延迟寄存器单元子模块和加法器子模块组成。

(1)延迟寄存器单元子模块

延迟寄存器单元模块主要用以实现接收扩频序列的相位滑动,用时钟clk控制。将接收到的扩频序列信号送到延迟寄存器单元模块中,在延迟寄存器单元模块中实现本地PN码限制下的四位加法运算,然后将接收到的扩频序列信号的延迟信号送往下一级延迟器单元,每个延迟器单元的加法运算结果送往加法器模块。延迟寄存器单元子模块框图如下:

(2)加法器子模块

加法器所实现的功能为对输入的两路数据进行相加运算,输出结果给后一级加法器,直到最后得到结果。为了设计方便用到了多级加法器。并且每一级加法器的输出结果用时钟锁存一下。因为多级加法器为组合电路,假如不在每一级锁存的话,由于延迟的存在每级有很多的加法器不会在同一时刻立即全部相加输出,进行锁存的话可以统一各级延时。

(3)匹配滤波器整体实现

对于整体的匹配滤波器来说,输入为接收扩频码data_in,控制时钟clk;输出为sum。本地PN码PN0~PN127定义成常数。data_in可以每隔半个时钟周期来一个,也可以每隔1/2n个时钟周期来一个(n为自然数)。本地PN码固定不变。data_in进入延迟寄存器单元的时间间隔决定相比较的两个序列x(m)和x(m-τ)的相位差τ。在整体匹配滤波器实现时,用到了128个延迟寄存器子模块,如图3(1),3(2)所示。

5 Modelsim中波形仿真与分析

论文设计并验证了接收扩频码长为15、63、127的匹配滤波器。在这里主要分析接收扩频码长为1 2 7的匹配滤波器。data_in每隔半个码元间隔移位一次,与本地PN码进行相位比较。

通过对整体匹配滤波器仿真可以看出,图5(1)所示匹配滤波器,每隔128个码元间隔sum最大值出现一次。实际上出现最大值的时刻就是接受扩频码与本地PN码相位一致的时刻。所选m序列码长为127(但补0以后变成了128),在m序列码的周期内两序列相位一致时刻只出现一次,其它时间内相位不一致。把结果转化成模拟形式,相干峰观察起来就相当明显,如图5(2)。但将图5(2)与码长为63的仿真波形图6相比,出现很明显的竞争冒险现象,这可能是因为其包括的加法器太多,计算时很容易导致竞争冒险。

将图5与图7的m序列自相关函数曲线[2]相比较知,仿真结果与预期结果相吻合。

所设计的数字匹配滤波器实现的是输入信号自相关函数的计算,即公式

(n为自然数,m为m序列的长度)的运算。也即输出信号是输入信号的自相关函数的K倍,故常把匹配滤波器看作一个相关器。

5 结束语

论文所设计的匹配滤波器对扩频码的相关捕获迅速快捷。只要本地码与接收扩谱码的相位对齐,匹配滤波器就能立即捕获到,并出现尖峰。让接收扩谱码以半个码长的时间间隔相位改变一次,能在实践上应用可行。该设计方案已经应用到项目《多进制扩频接收机》中,多次试验证明:捕获性能稳定,伪码相位捕获时间小于200ms,大大减小了捕获时间。因此,这种数字匹配滤波器的设计是正确、可行的。

参考文献

[1]BERNARD SKLAR.数字通信-基础与应用(第二版)[M].北京:电子工业出版社,2007.2:566-572.

[2]沈允春.扩谱技术[M].北京:国防工业出版社,1995.7:126.

[3]胡建波,杨莘元.高动态扩频信号快速捕获方法的研究[D]哈尔滨工程大学硕士论文,2005.2.

[4]樊昌信,张甫翊,徐炳祥,吴成柯.通信原理(第5版)[M].北京:国防工业出版社,2001.