分频控制

分频控制（精选七篇）

分频控制 篇1

分频的方法可以通过硬件线路或软件编程来实现, 这两者在设计思想上是相通的, 下面以三菱PLC为例, 简单介绍一下通过编程实现分频的方法。

以二分频为例, 输出信号的频率等于输入信号频率除以二, PLC编程时用X0作为输入信号, Y0为输出信号。第一用微分指令和顺序接通来实现:用X0上升沿作为输出接通信号, M1作为输出关断信号。

梯形图

指令表:

第二用计数器实现:触发信号的第一个上升沿输出接通, 第二个上升沿输出断开, 再用C1复位就可以实现连续输出。

梯形图

指令表:

第三可以用高级指令实现, 比如用交替指令ALT或二进制加法指令的加一指令INC编程。二进制加法指令INC利用上升沿触发, 二进制是逢二进一, 所以最低位总随着触发脉冲的到来总在1、0之间变化, 1为高电平, 0为低电平, 最后输出刚好是输入信号频率的1/2倍, 达到二分频的效果。

梯形图:

指令表:

这种方法对于1/2n分频都适用, 三分频以上实现的方法一般通过检测触发信号边沿来实现, 用计数器实现比较容易, 基本思想与二分频类似, 由于篇幅所限, 这里不再累述。

摘要：用PLC编程实现对输入信号的分频, 常用实现方法有上升沿顺序接通、计数器和高级指令等。

分频风力发电系统最优功率输出控制 篇2

分频发输电技术[1]的基本思想是当原动水电机组转速很低时,适合发出频率很低的电能;而输送频率很低的电能时,线路阻抗与频率成比例地下降,因此可大幅度地提高线路的输送容量。风力发电机组(包括风力机和发电机)转速很低,采用分频发电机,发电机频率降低,可以简化增速齿轮箱结构和发电机形式,降低造价;风电机组转速可以根据风速变化,跟踪最优风能利用系数。文献[2-3]介绍了分频风力发电系统,显示了分频发输电技术在风力发电技术中的良好应用前景。

近期,变速恒频风力发电系统最大风能捕获方面的研究取得了很多成果。在双馈机方面[4,5],在无风速检测的前提下,对双馈机进行PQ解耦控制,实现最大风能追踪,并减少机组损耗,提高机组效率;文献[6]研究了考虑风机动态的最大风能捕获控制策略。在永磁直驱型机组方面也有研究[7,8],可以不测风速和电机转速,来实现最大风能捕获和最优功率系数调整。变速变频分频风力发电系统也可以借鉴这方面的成果。

针对现状,本文提出一种分频风力发电技术,并通过交交变频器来调节风力发电机组的转速,进而调节风力发电机组的风能利用系数,使风力发电机组的输出功率最优。文中在分析风力机的运行机理和异步发电机模型的基础上,提出使风电机组功率输出最优的控制策略,并计及尾流效应。在PSCAD中建立异步分频风力发电系统的动态模型,进行仿真计算,并与最大风能捕获控制策略进行比较。通过仿真表明,本文提出的策略可以捕获最优风能,同时减少风力发电机组的机械应力,减小异步风力发电机组的电磁转矩和功率输出波动,使输出功率最优。

1 异步分频风力发电系统结构及模型

异步风电机群发出分频电能通过汇流母线低频输电,并由交交变频器变为50 Hz的电能接入电网。结构如图1所示。

分频电能的频率由交交变频器调节。通过调节交交变频器的输出电压,来调整异步发电机的转矩,控制转速,调节风力机的风能利用系数。

1.1 异步发电机模型

建立异步发电机在磁通-转矩坐标系下的模型,推导出电压与磁链、转矩之间的控制关系。在以转子磁链定向的磁通-转矩坐标系下,异步发电机模型可用如下方程表示:

其中,uM1和uT1是定子侧电压的磁链分量和转矩分量;iM1和iT1是定子侧电流的磁链分量和转矩分量;ωs和ωr分别是定、转子的角频率;r1是定子电阻;Ls=L1σ+Lm,Lr=L2σ+Lm,L1σ、L2σ分别是定、转子漏感,Lm是互感;σ=1-Lm2/(LsLr)是漏感系数;τr=Lr/r2是转子时间常数,r2是转子电阻;np是极对数;J是转子转动惯量;p是微分算子;TL是机械转矩。

式(1)表达了在磁通-转矩坐标系下转子磁链ψr和电磁转矩TE可以实现解耦关系。

如果把式(1)中的ωs[LsiM1+Lm(ψr-LmiM1)/Lr]和[-ωsiT1(Ls-Lm2/Lr)]作为补偿项来考虑,则可得:

由式(3)可知,在转子磁链ψr定向且ψr为常数的条件下,通过调整定子侧电压uM1和uT1,对ψr和TE进行解耦控制。

1.2 风力机运行特性

风力机是把风的动能转换成机械能的机械设备。

风力机捕获功率P可以表示为风速的函数[9]:

其中,v是风速;vin、vN、vout分别是切入风速、额定风速、切出风速;Cp(λ,β)是风能利用系数;ρ是空气密度;A是风力机的扫风面积;λ、β是风力机叶尖速比和桨距角;PN是风力机的额定功率。

文中只考虑介于额定风速和切入风速之间的风速。桨距角β=0°时,Cp的表达式为[10]

其中,ωm是风力机转速;R是风机半径;Cp取极值对应的λopt是10.5。

由上式可知,对于不同的风速v,都对应有一个ωm使Cp值最优。由此可以得出本文的风力机捕获最大风能的控制策略:调节风力机转速ωm,使风力机的叶尖速比保持在λopt。风力机的最优风能捕获是风力发电机组最优功率输出的前提。

风电场中的风力发电机组排列在不同的位置,座落在下风向的风电机组风速将低于位于上风向的风电机组。根据美国加州风电场的运行经验表明,尾流造成损失的典型值是10%[11]。因此,对于风电场需要考虑尾流效应的影响。

本文仅考虑以平坦地形尾流模型(1)[2]为例。

设风电机组安装在X=0处,X是沿着风速方向离开风电机组的距离;v0、vX分别是吹向风电机组的风速(自然风速)、X处吹离风电机组的风速。位于X处的风速为

其中,CT是风电机组的推力系数;k是尾流下降系数。

2 分频风力发电系统最优功率输出控制

风力发电系统以最大风能捕获为控制目标时,对于风速低频率变化的风能,最大风能捕获近似于最优功率输出;而对于风速高频率变化的风能,捕获最大风能时,功率输出不是最优。

在最大风能捕获控制策略下,目标是保持叶尖速比λ在最佳值λopt,以使风能利用系数Cp在各种风速下均保持在极大值Cp.max;由转子的运动方程可知,转速控制的关键在于异步发电机的电磁转矩TE。由前面的分析可知,以转子磁链定向的矢量控制技术可以准确地调节电磁转矩TE,实现转子转速的快速调节。然而,风速具有随机性、爆发性以及不确定性,在最大风能捕获控制策略下,为了保持最佳叶尖速比,风力发电机组的转子转速将与风速保持同步变化;为实现转子转速的快速调节,风力发电机组电磁转矩将大幅度变化,转轴上的机械应力很大,并使风力发电机组的输出功率波动。本文提出的最优输出功率控制策略,可以有效地减小机械应力以及风力发电机组功率输出的波动。图2所示为本文减小输出功率波动的原理。

图中,λl=λopt(1-ε),λh=λopt(1+ε);Δ、ε是小的百分数。由式(5)可得Cp的导数表达式如下:

由上式可知,Cp曲线在极值附近的曲率很小,当Cp从极值下降Δ(Δ取1.2%)时,λ可以从最优值λopt偏离ε(ε=9.87%)。文中的风能利用系数曲线,在运行控制过程中使控制目标从将Cp保持在极值Cp.max改进到将Cp保持在区域[1-Δ,1]Cp.max,这样可以使风力发电机组的叶尖速比λ的运行区域放宽到[1-ε,1+ε]λopt,即图2中的λl~λh之间;因此风速v对应的最优转子转速不再是一个单独的值,而是一个更宽的区域。这样可以有效减少风力发电机组转速的变化频率,减小电磁转矩的波动,使输出功率更平滑。

调节风能利用系数就是调节风力发电机组的转速。对此,直接转速控制是最好的。但在实际应用中,风速无法准确测量,因此用不测风速的间接转速控制;本文从转子运动方程的实质出发,通过调节电磁转矩来控制转子转速;转矩调节中的最优电磁转矩参考值TE.ref通过测量风力发电机组的转子转速ωr来计算。由于风力发电机组的转子转速不可能突变,是连续的,由此计算得的最优电磁转矩参考值TE.ref是连续的。在PI控制下,实际转矩值和输出功率的波动比较小。

最优电磁转矩参考值由下式计算:

其中,TE.ref是最优电磁转矩参考值;Cp(λopt)是最优风能利用系数。

根据式(3),本文提出如下控制策略:将按照转子磁链定向的矢量控制技术[3]应用于异步风力发电机的转子转速控制,在捕获最优风能的同时使输出功率最优。图3是本文控制策略图。

图中,虚线代表控制信号;ψr.ref是转子磁通给定值;TE.ref是最优电磁转矩参考值,由测量到的发电机转子转速ωr计算得到;U、I、ωr、TE分别是实测的异步发电机端电压、电流、实际转速、电磁转矩;ψr是由U、I计算得到的转子磁链。

图3所示的控制策略的逻辑过程有4个步骤。

a.测量异步发电机的转子转速ωr、转子磁链ψr和电磁转矩TE;根据转子转速ωr,由式(8)计算最优电磁转矩给定值TE.ref。

b.分别对转子磁链ψr.ref与ψr和电磁转矩TE.ref与TE进行PI调节,输出端电压磁通分量指令值U M*和转矩分量指令值UT*,经坐标变换为U*a,b,c输出到交交变频器。

c.采用余弦交点法[13]来控制交交变频器,可使交交变频器输出到异步发电机的三相电压Ua,b,c瞬时值接近指令值U*a,b,c。

d.通过输出到异步发电机的三相电压Ua,b,c来调节异步发电机的电磁转矩TE,控制异步发电机转子转速,进而调节风力发电机组的风能利用系数。

3 仿真结果对比与分析

本文以使用异步发电机的分频风电场在VSVF方式下运行为例,对上节所提的控制方法以及尾流效应的影响进行仿真计算,并与按照最大风能捕获策略进行比较。

风电场有24台风电机组,排列成3行8列。每台风电机组参数相同。在平行于风速的方向上,相邻2台风电机组之间的轴向距离为10倍的风力机叶片直径。

文中对所用的鼠笼式异步发电机(SCIG)进行了适合低速运行的优化设计,其参数为:额定容量1.5MW,额定线电压0.69 k V,额定频率16.7 Hz;转动惯量J=3 s;极对数为2;定子电阻r1和转子电阻r2分别为0.005 4、0.00607 p.u.,定子漏感L1σ和转子漏感L2σ分别为0.102、0.11 p.u.,互感Lm=4.362 p.u.,基准值是SCIG的额定容量和额定线电压。无功补偿电容按照额定风速时风电场出力的30%进行补偿。风机参数:风机半径R=29.7 m,塔高65 m,空气密度1.225 kg/m3。风力机和异步发电机之间的增速齿轮箱变比N=11.755。

文中采用仿真软件PSCAD/EMTDC[14]进行计算。为了能够精确描述风速随机性和间歇性的特点,通常用4种成分的风速来模拟:基本风vA、阵风vB、渐变风vC和随机风vD[15]。基本风、阵风、渐变风的风速分别为7、2、2.5 m/s;阵风持续时间为25~55 s,渐变风持续时间为25~35 s;随机风表面粗糙度0.004,扰动范围600 m。图4是自然风速仿真图。

图4中,vwind1、vwind2、vwind3是仿真的自然风速经过3排风机时的风速。图5是同一个分频风力发电系统在最大风能捕获和最优功率输出2种控制策略下的风能利用系数、电磁转矩和机端功率输出对比图。

图5中,Cpo、TEo、TMo、Po、Pwo分别是在最优输出功率控制策略下第1排风力发电机组的风能利用系数、电磁转矩、机械输入转矩、机组输出功率、捕获风能;Cpc、TEc、TMc、Pc、Pwc分别是在最大风能捕获控制策略下第1排风力发电机组的相应参数。

由图5(a)可知,Cp值在区间[0.4360,0.4412]范围内波动时,对应最优风能利用系数Cp.max的变化幅度为[0.988,1]。按照本文的控制策略,在使风能利用系数的最优区间放宽Δ(取Δ=1.2%)后,风力发电机组的电磁转矩和机端输出功率比最大风能捕获策略下的波动明显减少。

经过计算,本文控制策略下第1排风力发电机组输出电能;在最大风能捕获策略下的输出电能,两者相差0.112%。

Pc相对于Po的波动率由下式计算:

同理,可算得TEc相对于TEo的波动率δTE。上述计算结果如图6所示。

Pc相对于Po的平均波动率为0.1354,平均波动幅值为0.6566 MW。TEc相对于TEo的平均波动率为0.142 9,平均波动幅值为0.055 7 p.u.。功率输出和电磁转矩波动的减小幅度相对于风能利用系数下降的最大幅度0.012相比相差11.28倍和11.91倍。

图7是计及尾流效应的影响,风电场风能捕获和功率输出在2种控制策略下的对比图。

图中,Pwo、Po是本文控制策略下的风电场风能捕获功率和风电场输出功率;Pwc、Pc是最大风能捕获控制策略下的风电场风能捕获功率和风电场输出功率。2种方式下风电场总的输出功率相近,;但Pc相对于Po的平均波动率却有0.147 1,平均波动幅值为1.973 4 MW。

4 结语

用PSCAD/EMTDC建立了分频风力发电系统的动态仿真模型,并计及尾流效应;基于该模型,提出变速变频运行的分频风力发电场在无风速检测的条件下控制异步风力发电机组,使分频风力发电场在捕获最大风能的同时功率输出最优的控制策略。并与最优功率输出控制策略在风电机组的风能利用系数、风能捕获和机组功率输出方面做了对比仿真研究。仿真结果表明,在额定风速以下,本文的控制策略与最大风能捕获控制方式相比具有更优的功率输出特性和更小的转轴转速变化。文中未对风能利用系数的运行区域做出最优规划,运行区域和功率输出波动及转矩波动的关系可做进一步的研究。

摘要：对变速变频(VSVF)运行的分频异步风力发电系统进行无风速检测的最优功率输出控制策略进行了研究。将转子磁链定向的矢量控制技术应用于异步风力发电机,通过控制异步风力发电机电磁转矩来调节风力发电机组的转子转速,控制风力机组的风能利用系数;在PSCAD/EMTDC中建立了分频异步风力发电系统的模型,计及了尾流效应;并对最优风能捕获和最优功率输出这2种控制策略进行对比分析。通过仿真算例进行了验证,结果表明,在自然风速波动的情况下,采用最优输出功率控制,可以有效地减小风力发电机组转轴机械应力以及输出功率的波动,提高输出功率的质量。

基于FPGA的偶数分频器设计 篇3

1.1 研究的内容

分频器是数字系统设计中的基本电路,根据不同设计的需求,我们会遇到偶数分频、奇数分频、半整数分频等,有时要求等占空比,有时要求非等占空比。在同一个设计中有时要求多种形式的分频。通常由计数器或计数器的级连构成各种形式的偶数分频及非等占空比的奇数分频,实现较为简单。但对半整数分频及等占空比的奇数分频实现较为困难。本课题利用硬件描述语言,通过QuartusII开发平台,使用Altera公司的FPGA,设计一种能够满足上述各种要求的较为通用的分频器。

1.2 研究的目的及意义

在产品种往往集成了锁相环,来对晶源进行分频。然而在产品的研发阶段,或在实验室中,我们为了减少开发成本和时间,我们希望能够通过一种比较灵活的方法,不去改变硬件电路变能得到自己想要的频率。我们使用Altera公司的FPGA,利用Verilog HDL硬件描述语言便能实现这一目的。而且这种方法实现所得到的频率的相位是很好预测的,这在我们研究不同频率对产品性能指标的研究是很重要的,尤其是在通讯网络中。另外这样设计得到的分频器属于软核,它在实际应用上是十分灵活的,我们还可以对其设计各种参数,如加入一些传感器如温度传感器、光电传感器、压电传感器等等,对外部环境的一些参数的提取并加如到我们程序的控制参数中去改变我们分频的系数,输出不同的频率。使得器件在不同的工作环境下能够得到不同的工作频率,这对于器件工作的稳定和效率有着很大的影响。同时对于与一些大的Verilog设计中我们可以直接把我们的设计加载进去而不需要做过多的修改。

1.3 工作原理

偶数分频是所有分频器中最简单,最容易实现的。我们只需要通过计数器计数就完全可以实现。如进N倍偶数分频,就可以通过待分频的时钟触发计数器计数当计数从0计数到N/2-1时,输出时钟进行反转,并给计数器一个复位信号,以使下一个时钟从0开始计数如此循环就可以实现任意的等占空比偶数分频。

由图1和图2我们可以看出偶数分频器是很简单的,我们仅需要一个计数器便能实现。

1.4 设计过程(the process of design)

设计的总体思路是通过Verilog HDL语言先分别编写偶数奇数半整数分频器的代码并通过QuartusII进行功能仿真验证设计的对错,再用把所设计的这一些分频器进行综合实现一个多种形式的分频器的设计并在QuartusII上对其进行功能仿真验证结果,最后下载到FP-GA实验箱上通过示波器观察实验箱的输出波形严整设计在真正硬件上实现的可行性。

1.5 偶数分频器的程序设计(program code design)

设定输入端为:时钟信号clk,复位信号reset,还要一个计数值i,输出端为:输出信号:outclk。下面给出10分频程序代码:

把上述给出的是10分频的代码利用Quartus II软件进行编译综合。

1.6 基于Synplify的偶数分频器综合

我们把上面设计好的Verilog HDL程序代码利用Synplify软件进行综合如图4所示,我们可以看出综合后生成的RTL级原理图,通过原理图我们能比较定性得检测设计的准确性。

1.7 偶数分频器的功能仿真

在QuartusII下新建一个Vector Waveform File,并添加输入管脚:clk,reset;输出管脚:outclk。设定触发时钟的周期为20ns,复位信号给高。设定完毕后点击start simulation便可得到下面的仿真波形。

从图5可以比较直观看出每来5个输入时钟的上升沿输出时钟来一次跳变,即实现了等占空比的偶数分频。

2 来源与创新

随着各种先进电子产品的推出,无线通讯网络的广泛应用,使得对晶源的要求越来越高。特别是在现在电子对抗站中,我们要求各种器件工作在其固定的频率下。产品的工作频率在产品的研发阶段必须经过反复的调试才能确定,它即要能保证产品的工作效率又比需要保证产品的稳定性。有些产品由于其工作区域比较广我们还希望它在不同的工作环境下能够采用不同的工作频率,在恶劣的环境下保证其工作的稳定性,在环境比较好的情况下我们希望它的工作效率得到更好的提高。这就需要我们的工作频率能够随着我们环境的变化而变化。对于一个晶振源我们只能得到一个工作频率,但如果集成大量晶振来实现多频率输出,一方面要投入很大的成本,另一方面不同晶振见的相位延迟无法预测,而且在一个期间中集成大量晶振也容易引起串扰。如果我们仅通过分频,对较高的晶振源进行分频就能很容易的得到比较丰富的频率,有利于我们对产品的测试和应用。

摘要：随着电子技术的发展,工作频率成为电子产品优劣的一个重要依据,这使得我们对晶振的要求越来越高。如果我们仅通过分频,对较高的晶振源进行分频就能很容易的得到比较丰富的频率。分频器是数字系统设计中的一种基本电路,本文介绍了通过QuartusII开发平台,利用Verilog硬件描述语言设计了一种能够实现等占空比的任意偶数分频、等占空比任意奇数分频、不等占空比的任意半整数分频的较为通用的分频器,并通过QuartusII进行了功能仿真。

关键词：分频器,现场可编程门阵列,Verilog,硬件描述语言,占空比

参考文献

[1]夏宇闻.复杂数字电路与系统的Verilog HDL设计技术.北京:北京航空航天大学出版社,2002.

[2]任爱锋.基于FPGA的嵌入式系统设计.西安:西安电子科技大学出版社,2004.

[3]彭澄廉.基于NIOS的SOPC设计与实践.北京:清华大学出版社,2004.

[4]Stratix Device Handbook.Altera Corporation,2003.

[5]Nios II Sofware Developer’s Handbook,Altera Corporation,2003.

分频控制 篇4

在数字电子技术不断发展的今天, 一个电路的实现常需要多个不同的时钟频率作为激励, 因此设计中要用分频器进行分频。分频器是数字电路设计的基础, 可以对某个给定的频率进行分频操作, 主要包括偶数、奇数、小数分频器, 根据占空比的不同可以分为50%占空比和非50%占空比的分频器[1]。

现场可编程门阵列 (FPGA) 的出现带动了数字电路的快速发展, 广泛应用于电子科技领域中。FPGA适用于时序和组合电路, 操作灵活方便和现场可编程性基本实现了电路设计自动化。FPGA的出现弥补了专用集成电路 (ASIC) 在制造成本和开发周期方面的不足, 使ASIC得到更快的发展和广泛的应用。

在使用FPGA设计数字电路时, 实现分频器的方法有芯片集成锁相环 (PLL) 电路和硬件描述语言 (HDL) 两种方法。由于FPGA可以用作锁相环的资源有限, 因此在设计过程中当脉冲精度要求不高时, 可以使用硬件描述语言来设计分频器。采用硬件描述语言设计分频器时, 在逻辑单元消耗不多的情况下, 可以对时钟进行分频操作从而得到所需要的频率, 而无需占用原器件中的硬件资源, 减少了时间且降低了成本。但集成锁相环设计具有占空比可调、相位偏移等优点, 在分频设计中仍广泛使用。文章主要是探讨FPGA上用Verilog HDL语言实现分频功能的设计[2]。

分频器根据分频倍数的不同, 可以分为偶数分频器、奇数分频器和小数分频器等。文章主要是设计比较常用的偶数分频器, 在设计过程中, 通过对偶数分频器的分析, 分别设计不同的源代码, 然后再设计对应的测试代码进行简单的仿真验证和综合编译, 最后对综合后的逻辑单元组成进行分析并作出总结。

1 偶数分频器的设计

偶数分频是分频器中最基本的设计模式。偶数分频设计的基本思路是使用加法计数器, 利用脉冲上升沿触发计数器循环计数实现偶数分频。但在计数器计数的过程中, 可以采用不同的语句来进行判断:if语句和条件赋值语句, 其中采用if语句判断时可以分别设计方波和非方波两种分频电路[3,4]。不管哪一种语句, 设计的分频电路都包括一个复位端口、一个脉冲输入端口和一个脉冲输出端口。

(1) if语句方波分频电路设计

在输入脉冲信号上升沿的触发下, 复位信号有效时计数器为0, 输出端脉冲为0, 然后计数器从0开始计数。当未达到时, 计数器加1, 输出时钟保持不变;当计数值达到, 输出时钟脉冲进行反转, 同时使计数器为0, 重新开始计数。

基本语句如下所示:

这种设计方法只能设计出占空比为50%的脉冲信号, 具有一定的局限性。

(2) if语句非方波分频电路设计

在输入脉冲信号上升沿的触发下, 复位信号有效时计数器为0, 然后计数器从0开始计数, 当计数器数值在0~N之间时, 输出时钟为0, 计数器加1;当计数器数值在N~M之间时, 输出时钟为1, 计数器加1。当计数器数值为其它值时, 计数器数值变为0, 重新开始计数。此设计方法可以设计各种占空比的分频电路。

基本语句如下所示:

此设计中如果合理设置两个判断条件中的值, 就可以设计出非方波分频电路, 即得到的脉冲信号可以根据自己的需要设定占空比。

(3) 条件赋值语句设计分频电路

在输入脉冲信号上升沿的触发下, 复位信号有效时计数器为0, 输出端脉冲为0, 然后计数器从0开始计数, 未达到时, 计数器加1, 输出时钟保持不变;当计数值达到时, 输出时钟脉冲进行反转, 同时使计数器为0, 重新开始计数。此设计方法也只能实现占空比1∶1的分频。

基本语句如下所示:

注意, 这种设计方法的变量tmp在定义时要注意位宽。此处定义其位宽为4位, 这样就可以巧妙的利用4位位宽时其最大值为15来限定tmp的最大值。

(4) 计数器位数设计分频电路

在输入脉冲信号上升沿的触发下, 复位信号有效时计数器为0, 输出端脉冲为0, 然后计数器从0开始计数。不管计数器的计数过程, 只需要让输出脉冲信号等于计数器的某一位值即可。设计时只要计数器的位宽设计合理, 就可以设计符合要求的分频器[4]。此设计只能实现占空比为1∶1的分频。

基本语句如下所示:

这种设计方法比较简单, 而且可以进行多个分频的设计, 即可以同时输出多路分频后的脉冲信号。需要注意的是定义寄存器类型变量tmp时一定要注意tmp的位宽, 以满足不同的设计需要。

对比上述4种设计方式, 语句最简单的是条件赋值语句设计方式, 这种方式只能设计2 N的分频电路;语句较复杂的是if语句方波设计方式, 其只能设计占空比为50%的分频电路;语句最复杂的是if语句非方波方式, 这种方式可以设计任意占空比的偶数分频电路;设计最灵活的是计数器位数设计方式, 可以设计多路输出分频信号, 可以在一个设计中设计不同的分频, 但只能设计占空比为50%的分频电路。

2 偶数分频器的仿真

对上述4种分频设计分别进行测试, 编写对应的测试源代码[5]。

测试源代码的主要语句如下所示:

利用此测试源代码测试所得的波形如图1。

由测试波形可以看出, 当复位信号rst为低电平0时, 输出为低电平0, 当复位信号rst为高电平1时, 分频器开始实现分频功能。从波形图可以看出, 功能源代码实现了16分频的功能。

3 偶数分频器的综合

经过验证功能正确的分频器还要进行综合[5], 以得到实际的逻辑或物理电路, 这样才可以进行后续的设计。下面用专业综合工具对4个设计分别进行逻辑综合, 分析4种设计方式综合后逻辑单元组成的复杂情况。综合后的逻辑单元使用情况分别如表1-4所示。

由表1-4的4个综合结果可以看出, 4种源代码综合后的电路主要包括触发器 (FDR, FDE和FDRE) 和查找表结构 (LUT2, LUT3和LUT4) , 只不过4种源代码综合后所用的触发器和查找表的数量不同。第一种设计方式包括5个触发器和5个查找表。第2种方式包括5个触发器和5个查找表, 第3种方式包括5个触发器和3个查找表, 第4种方式包括4个触发器和3个查找表。

对比综合后的4个结果可以看出, 第1种方式、第2种方式和第3种方式所用的触发器为5个, 第1种方式和第2种方式所用的四输入查找表为5个;第3种方式和第4种方式所用的四输入查找表为3个。由此可以看出, 第1种方式和第2种方式综合后的逻辑电路最复杂, 第4种方式综合后的逻辑电路最简单, 而第3种方式综合后的逻辑电路相对复杂程度居中。分析4种方式对应的源代码, 可以看出, 第1种方式和第2种方式对应的源代码最复杂, 第3种方式和第4种方式对应的源代码相对简单。因此通过分析综合后的4个RTL电路组成可以得出:在实现相同的偶数分频时, 设计方式和所用实现源代码不同, 则对应的逻辑电路不同, 使用的逻辑单元数也不同。第4种设计方式所用的逻辑单元最少, 第1种和第2种设计方式所用的逻辑单元基本相同。源代码的复杂程度基本上决定了综合后逻辑电路的复杂程度。因此在用Verilog HDL设计逻辑电路时, 力求源代码的精炼, 以最少的语句准确实现所需的功能。这样就可以达到节省资源的目的, 就可以在小芯片上实现更复杂的功能。

4 结束语

通过以上比较分析看出, 4种设计方案分频功能相同, 但程序语句和实现的方式不同, 各有优点且都具有一定局限性, 同时对应的逻辑电路也各不相同, 特别是复杂程度与所用的描述语句有很大关系。由此可以看出, 在用Verilog语言设计单元逻辑电路时, 描述单元功能的语句越简单, 对应的逻辑单元组成越简单, 而描述单元功能的语句越复杂, 对应逻辑单元的组成也越复杂。因此在逻辑设计时, 尽量简化设计语句, 但要注意, 简单的设计语句有时是不能综合的。因此在实际的设计过程中要同时考虑语句的复杂性和可综合性。

参考文献

[1]邓玉元, 吴琼.数字电路中等占空比分频器的实现[J].现代电子技术, 2006 (24) :25-26.

[2]罗浩, 许艳, 仲佳嘉.用VerilogHDL实现基于FPGA的通用分频器的设计[J].科技广场, 2008 (10) :215-216.

[3]王雪征.基于FPGA的偶数分频器设计[J].电脑知识与技术, 2009, 5 (11) :3016-3017.

[4]夏宇闻.复杂数字电路与系统的VerilogHDL设计技术[M].北京:北京航天航空大学出版社, 2002.

分频控制 篇5

关键词：小数分频,累加器,MASH1-1-1Δ-Σ调制器,小数杂散

0 引言

射频芯片是全球导航卫星系统（Global Navigation Satellite System,GNSS）接收终端的核心部件，其需要将天线接收到的极微弱的卫星信号进行滤波、放大、下变频，进而对下变频得到的模拟中频信号进行A/D转换，从而生成数字信号供基带电路处理[1]。通常用于下变频的本振频率是由频率综合器对参考基准频率倍频得到的，倍频后的本振信号与接收到的GNSS射频信号作用于混频器即可得到模拟中频信号。如图1所示，频率综合器实际上可由一个锁相环（Phase Locked Loop,PLL）实现[2]。在环路锁定状态下，fo=N.F×fi，即频率综合器的倍频系数等于分频器的分频比。在很多情况下，由于所期望的本振频率与参考基准频率并非整倍数关系，因此分频器的分频比通常为小数N.F，这就在环路中引入了小数杂散[3]。由于小数杂散通常在环路带宽内，无法通过环路滤波器滤除，因此会导致输出的本振信号出现杂散频率，并最终使混频后得到的模拟中频信号频谱纯度变差[4,5]。鉴于此，就要求用于频率综合器中的小数分频器在环路带宽范围内引入的小数杂散尽可能小。本文重点研究了基于累加器结构和基于MASH1-1-1Δ-Σ结构小数分频调制器的输出功率谱特性，结果表明，后者在低频段抑制小数杂散的效果更为理想。

1 小数分频调制器基本原理

小数分频器的基本原理是：在M次分频中，分频比在多个数值间跳变，从而使分频比的统计平均值为所希望的小数，即：

式中：Ni(i∈[1,k])为分频比；Mi为M(M=M1+M2+…+Mk)次分频中Ni分频对应的次数。此外，在M次分频中，分频比的变化应尽量呈现出随机性[5]，以抑制小数分频器的低频噪声[6]。在小数分频器中，分频比的变化是由一个分频调制器控制的。因此，设计小数分频器的关键在于设计分频调制器。接下来就重点研究基于累加器结构和MASH1-1-1Δ-Σ结构的小数分频调制器的实现方法。

1.1 累加器结构调制器

如图2所示，将累加器级联起来就构成了一个小数分频调制器。其中：ctr是分频调制器的输出，用于控制多模分频器分频比的变化；ini为0或1，是将分频比的小数部分转化为二进制后，小数点后第i位的值，即：

图2中的累加器可由一个一位全加器和D触发器构成[7]，其基本结构如图3所示。其中：a,b为2个1 b的加数；cin和cout分别为1 b的进位输入和进位输出，sum为全加器的和，clk和rst分别为D触发器的时钟和复位端，D和Q分别为D触发器的输入和输出。

由图2，图3不难得到ctr的值只能为1或0。也就是说，其只能控制分频器的分频比在两个值之间变化。由于这个原因，此种结构的小数分频调制器会在低频段引入较强的小数杂散。

1.2 MASH1-1-1Δ-Σ结构调制器

如图4所示，将3个1阶Δ-Σ调制器级联，即可得到MASH1-1-1Δ-Σ结构小数分频调制器[8]。对于每一级，分别有：

同时，由图4可得：

将式（1）～式（3）代入式（4）可得：

由式（5）可得，此种结构的调制器对输入信号x(z)只是做了延时，却将误差e3(z)从低频段推至高频段，起到了噪声整形的作用[9]。

此外，进一步由式（4）可得y(z)的时域表达式为：

由图4可知，y1(n),y2(n)及y3(n)的取值只能为0或1，故由式（6）可得，y(n)的取值范围为[-7,7]。也就是说，其可以控制分频器的分频比在多个数值间变化。也正是由于这个原因，这种结构的小数分频调制器在低频段引入的小数杂散较弱[10]。

2 小数分频调制器的谱分析

选择本地参考振荡频fref=16.368 MHz，中频f IF=3.996 MHz，在GPS L1频点（f L1=1 575.42 MHz）和BD-2 B1频点（fB1=1 561.098 MHz）上对基于累加器结构和基于MASH1-1-1Δ-Σ结构的小数分频调制器的输出进行谱分析。在这里，分频比保留小数点后8位，选择30级累加器级联而成的累加器结构与MASH1-1-1Δ-Σ结构进行对比。

对于GPS L1，分频比为：

将分频比的小数部分化为二进制，则0.F=0.00＿0000＿0110＿0000＿0001＿1000＿0000＿0011。

对于BD-2 B1，分频比为：

将分频比的小数部分化为二进制，则0.F=0.00＿1000＿0110＿0000＿0001＿1000＿0000＿0011。

在此基础上，通过图2即可得到30级累加器级联而成的小数分频调制器。而MASH1-1-1Δ-Σ结构的小数分频调制器由图4可直接得到。

图5，图6给出了在GPS L1频点和BD-2 B1频点上，通过ADS仿真得到的两种结构小数分频调制器输出的功率谱密度（Power Spectral Density,PSD）。

从仿真结果可以看出：相比于累加器结构，MASH11-1Δ-Σ结构将小数杂散由低频段推至高频段，具有明显的噪声整形作用，并且其在0～2 MHz范围内拥有更好的杂散特性。而对于GNSS射频前端芯片中的PLL频率综合器，其环路带宽一般为输入参考频率[11]的1 10。因此，如果输入参考频率为16.368 MHz，则环路带宽一般为1.636 8 MHz左右。也就是说，频率高于1.636 8 MH的小数杂散可以被环路滤除。鉴于此，MASH1-1-1Δ-Σ结构比累加器结构更适于用在PLL频率综合器中。

3 结语

累加器结构的小数分频调制器可控制分频比在两个值（N和N+1）之间跳变；而MASH1-1-1Δ-Σ结构则可控制分频比在多个数值之间跳变[7]。因此，后者可将小数分频器产生的噪声由低频段推至高频段，其具有噪声整形功能。而高频段的噪声可被PLL环路滤波器滤除，从而较好地抑制小数杂散，故MASH1-1-1Δ-Σ结构更适于用在PLL频率综合器中。而累加器结构的小数分频调制器结构简单，设计实现更容易，并且仅通过提高参考频率就可以在时域将抖动降得很低，因此将其更多用于通信中的时钟数据恢复电路中[7]。

参考文献

[1]TSUI J B Y.Fundamentals of global positioning system receivers:a software approach[M].Hoboken:John Wiley&Sons,2000.

[2]RAZAVI Behzad.模拟CMOS集成电路设计[M].陈贵灿,译.西安:西安交通大学出版社,2003.

[3]吴恩德,王志华,张利,等.分数N频率综合器的杂散分析[J].清华大学学报(自然科学版),2004(7):958-961.

[4]LAUER A,FOLLMANN R,QUIBELDEY M,et al.A fractional-N PLL spur and phase noise simulator[C]//Proceedings of6th European Microwave Integrated Circuit Conference.Manchester:IEEE,2011:418-421.

[5]XU Z L,GYU L J,MASUI S.Self-dithered digitalΔ-Σmodulators for fractional-N PLL[J].IEICE transactions on electronics,2011,94(6):1065-1068.

[6]杨辰光.应用于GPS中的Σ-Δ小数分频电路的研究[D].西安:西安电子科技大学,2012.

[7]李鑫,黄海生,惠楠,等.一种E1时钟数据恢复电路的设计[J].西安邮电学院学报,2012,17(3):67-72.

[8]晏敏,徐欢,乔树山,等.小数分频频率合成器中Σ-Δ调制器设计与实现[J].湖南大学学报(自然科学版),2014(10):91-95.

[9]ZHANG Yuanyuan,JIANG Yanfeng.Noise shapingΣ-Δmodulation techniques and models simulation[C]//Proceedings of2006 8th International Conference on Solid-State and Integrated Circuit Technology.Shanghai,China:IEEE,2007:1471-1473.

[10]VENGATTARAMANE K,CRANINCKX J,STEYAERT M.Analysis of fractional spur reduction usingΣ-Δnoise cancellation in digital-PLL[C]//Proceedings of 2009 IEEE International Symposium on Circuits and Systems.Taipei,China:IEEE,2009:2397-2400.

基于硬件实现的七分频电路设计 篇6

一个七分频的电路, 首先想到的是一个奇数分频电路, 并且占空比要求为1∶1。所以考虑分别用时钟的上升沿和下降沿进行触发, 产生两个对参考时钟十四分频的信号, 并且相对延时为3.5个参考时钟周期的信号, 再将两信号进行异或, 即可获得对参考时钟7分频的信号。

对于七分频的电路我们使用一个模7的计数器, 在计数器输出为0时, 控制上升沿触发的触发器翻转一次, 在计数器输出为4时, 控制下降沿触发的触发器翻转一次, 然后将两个信号异或输出。

(二) 电路设计

计数器和触发器我们采用的是同步计数器和带异步清零和置数的上升沿触发的D触发器。唯一需要注意的是计数器从000计数到110的一个循环。

带异步清零和置数的上升沿触发的D触发器有四个信号输入端:SET_L、CLR_L、D、CLK;两个信号输出端:Q、Q_L。异步清零置数, 即输入信号SET_L、CLR_L与时钟信号无关, 当输入为CLR_L=0、SET_L=1时, 强制把Q置0, Q_L置1;当输入为CLR_L=1、SET_L=0时, 强制把Q置1, Q_L置0。其结构框图和内部结构电路如下图所示:

在电路设计当中, D触发器需要一个时钟信号来控制, 此时钟信号需要计数器来控制。一个4_bit二进制同步计数器。是一个带有低电平有效的载入端和清零输入端的同步4位二进制计数器, 端口:CLK (时钟信号) , CLR_L (清零) , LD_L (载入) , ENP、ENT (使能) , RCO (行波进位输出) , 其电路和内部结构如下图所示:

这里我们使用卡诺图来计算设计14分频的电路和延迟3.5个周期的14分频电路。基本思路:在基本时钟下, 用计数器控制产生两个14分频信号, 再利用异或门产生7分频信号。如下图所示:

计数器的输出Z、Y、X是从000到110, 来产生D触发-器的输入信号D, 这里我们无法实现, 所以加入反相输出信号Q一起控制, 画出的上升沿触发和下降沿触发的信号循环表格如下:

根据表达式使用Multisim画出整体电路, 对电路做如下的说明:

1. 计数器用来从000计数到110的模7循环计数。

2. 两个14分频的电路, 第一个是利用上升沿产生一个14分频的电路, 第二个是利用下降沿使得在100的时候变为高电平, 即延迟3.5个周期产生一个14分频的电路。

3. 异步清零和带异步清零和置数的上升沿触发的D触发器, 在开始计数的时候首先清零, 然后共同控制产生14分频信号。并且对14分频的输出信号锁存, 在基本时钟上升沿的时候输出。

4. 最后我们对两个输出进行异或, 结果就是我们需要得到的7分频电路信号。

整体电路如下图所示:

(三) 电路仿真结果

电路的仿真结果如下所示: (从上往下分别是:上升沿触发的14分频, 下降沿触发的延迟3.5个周期的14分频, 7分频, 时钟信号CLK。)

(四) 设计结果验证

使用Modelsim se 6.2书写Verilog程序并且仿真来验证结果。

(五) 设计总结

从程序仿真结果可以看出硬件设计完全符合我们的设计要求, 由系统时钟频率通过分频电路得出需要的占空比50%, 七分之一系统时钟频率的结果。

参考文献

[1]刘勇.数字电路[M].武汉理工大学出版社, 2009.

[2]林生, 金京林, 等.数字设计[M].机械工业出版社, 2003.

分频控制 篇7

FPGA作为未来数字系统的3大基石(FPGA、DSP、CPU)之一,成为目前硬件设计研究的重点[1]。在数字系统的设计中,设计人员会遇到各种形式的分频需求,如偶数分频、奇数分频、半整数分频、小数分频和分数分频等。在某些设计中,系统不仅对频率有要求,而且对占空比也有严格的要求。由计数器或计数器的级联构成各种形式的偶数分频及非等占空比的奇数分频实现起来较为简单, 但对半整数分频及等占空比的奇数分频实现较为困难,小数分频和分数分频更困难[2]。为了解决这一问题,本文首先分析了各种分频器的设计方法,然后将其综合起来成为一个通用分频器。通过分析分频器的原理,探索出了一套简单明了的设计方法,设计了一个任意数值通用分频器,该分频器没有毛刺且占用的逻辑资源较少。

1 整数分频器

偶数分频器的设计较为简单,可以利用计数器实现[3]。假设要实现m=2n分频,当计数器的值为0~j-1时,输出时钟为1,计数器的值为j~2n-1时,输出时钟为0,在计数器值为2n-1时复位计数器,如此循环下去,即可实现占空比为j/2n的分频,m和j都是预置数,j用于调节占空比,m调节分频系数。m的值不同,分频系数也就不同,如果预置数m是奇数则可实现占空比不等于50%的奇数分频。图1中m取值10,故实现的是10分频,输出时钟频率是输入时钟频率的1/10。从图1可看出当j=5=m/2时输出时钟占空比为50%。

占空比为50%的奇数分频实现起来较为困难,实现的方法较多,文中介绍了一种占用资源较少的方法。假设要实现占空比为50%的m=2n+1分频,选择两个2n+1进制计数器控制两个中间时钟clk1和clk2,1号计数器在输入时钟clk的上升沿计数,2号在clk的下降沿计数。当计数器1输出为0~n-1时clk1为1, 输出为n~2n时clk1为0且计数器1输出为2n时计数器1清0,如此循环下去;当计数器2输出为0~n-1时clk2为1, 输出为n~2n时clk2为0且计数器2输出为2n时计数器2清0,如此循环下去。可见2种计数器实现方法一样,只是翻转的边沿不一样,最终输出的时钟clkout= clk1+clk2。占空比为50%的奇数分频仿真图见图2,图中m=9,因此是9分频电路,通过预置值m可以非常方便的对分频系数进行设置而不需要重新编程。

2 小数分频器

小数分频器是通过可变分频和多次平均的方法得到的[4,5]。假设要进行m.n分频(m、n都是整数,且n<10),因为只有一位小数,所以总共要进行10次分

频,总的规律是进行n次m+1分频,10-n次m分频。假设要进行j.mn分频(j、m、n都是整数且m、n<10),由于小数是2位,所以总共要进行100次分频,分频的规律是进行mn次j+1分频,100-mn次j分频。不管是几位小数总要进行两种系数的分频,两种分频究竟如何交叉进行,可以根据一定的规律计算出来,下面以3.6分频为例进行讲解。由上面的分析知道3.6分频要进行6次4分频,4次3分频。将小数部分6按倍累加,假设累加的值为a,如果a<10则进行3分频,a<10的话下一次则加上6,此后,如果a≥10则进行4分频,4分频过后再将累加值减去4后与10比较以决定下一次分频是4分频还是3分频,计算过程见表1。

从表1中看出分频规律是:首先进行3分频,然后进行4分频,接着进行1次3分频和2次4分频,如此循环下去。小数分频通用分频器见图3。

其中m表示整数部分,n是小数部分,n1、n2用于控制占空比,m、n、n1、n2可自行设置。图3中m、n的取值分别为3和6,故实现3.6分频。通用小数分频程序核心代码如下:

process(clktemp) //自动调整分频系数和变频

variable temp:integer range 0 to 20; //小数累加值

begin

if clktemp′event and clktemp=′1′then

temp:=temp+n; //小数累加

if temp<10 then en<=′1′; //m分频标识

else en<=′0′; //m+1分频标识

temp:=temp-10;

end if;

end if;

end process;

process(clk) //分频

begin

if cs=′0′then

if clk′event and clk=′1′then

if en=′1′then //m分频

if cnt1

else cnt1<=0;

end if;

if cnt1

else clktemp<=′0′;

end if;

else //m+1分频

if cnt2

else cnt2<=0;

end if;

if cnt2

else clktemp<=′0′;

end if;

end if;

end if;

end if;

end process;

y<=clktemp;

3 分数分频器

分数分频器的设计思想与小数分频器类似。假设进行undefined分频,总分频次数由分母m决定,规律是进行n次j+1分频和m-n次j分频。两种分频交替进行的计算方法也和小数分频类似。究竟是进行j+1分频还是j分频就看累加的结果是大于等于分母还是小于分母。undefined的分频计算过程见表2,可见要进行6次4分频,5次3分频,满足上面的规律。分数通用分频器见图4,其中j、m、n分别取3、11、6,故实现了undefined分频,参数n1、n2用来调节占空比。

表undefined分频序列

4 任意数值分频器

加入控制模块就可以将上述4种分频器集成到一起,变成任意数值分频器,顶层原理见图5。

当输入的二进制数a=00时实现偶数和占空比不等于50%的奇数分频,a=01时实现占空比为50%的奇数分频,a=10和11时分别实现小数和分数分频。其中m、j分别控制整数分频的分频系数和占空比。小数分频时m、n分别调整整数部分和小数部分;分数分频时j调整整数部分,而m、n分别控制分母和分子值。n1和n2用于调节分数和小数分频的占空比。因为有小数和分数分频,所以预置端口较多,但是可调性也达到了最大。

5 结束语

文中介绍了任意数值分频器的设计,可以方便地对占空比和分频系数进行调节而不需要重新编程,整个程序占用逻辑资源不到EP2C35芯片的千分之一。本设计有很大的通用性,可以在不同的FPGA甚至CPLD芯片间移植,不管对初学者还是程序设计人员都有一定的参考价值。

参考文献

[1]张静亚.FPGA系统设计中资源分配的分析和研究[J].信息化研究,2009,35(3):37-39.

[2]周子昂,王福源,魏军辉.基于FPGA的通用分频器设计[J].微计算机学报,2009,25(3-2):207-209.

[3]潘松,黄继业.EDA技术实用教程[M].北京:科学出版社,2006.

[4]何攀峰,刘亮.Σ-Δ调制小数分频器四模分频控制方法的分析与实现[J].研究与开发,2008,27(4):31-33.